如何调整clk的相移呢

走走停停 · 发表于 2012-2-9 21:14:49

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我的fpga clk 和data没有对齐输出需要进行调整，怎么样调整clk的相移使其正好对齐数据呢。
DCM只能90 的整数倍移动，不能更精确的移动相位是吗？

jun_dahai · 发表于 2012-2-10 08:58:27

1、gate level simulation or rtl level simulation?
2、一般情况下，都是data和clk的边沿对齐。这也就是为什么说，输出信号最好由寄存器直接驱动输出，当然可以包含增强驱动的buffer
3、实际情况下，边沿也不可能完全对齐，stdcell、interconnect等都是有延时的

走走停停 · 发表于 2012-2-10 09:21:49

回复 2# jun_dahai

1.是rtl的仿真。
2.你的意思是说，出来的值放在寄存器中，然后上升沿送出吗？那如果我的DA要求clk对应数据的中心处一遍能够正确采到，这个怎么做呢？

jun_dahai · 发表于 2012-2-10 13:36:39

一个边沿发送数据，另一个边沿接收数据，当然要求clk的duty cycle是50%

mafan88 · 发表于 2012-2-14 11:37:35

做好不要通过buffer延迟，或者布线来调整时钟相位，通过对数据的处理来实现比较靠谱
要靠延迟单元或者不限延时来调整相位可能容易受环境或者其他因素的影响

小CCC · 发表于 2012-2-15 14:55:54

学习了~~~~~~~

走走停停 · 发表于 2012-2-15 14:55:57

回复 5# mafan88

谢谢你的回答，但是一般都有什么可以精确的移动相位呢

newliujian · 发表于 2012-2-16 09:43:43

使用DDIO试试

longsimon · 发表于 2012-2-16 17:35:57

学习了.........

davidlee_cosmo · 发表于 2012-2-17 06:32:09

回复 1# 走走停停

1. Using one DCM to double the base clock to a new clock.
2. Using this new clock to output your data and you can have 45 degrees phase shift precision in respect to the base clock.

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