SystemVerilog随机化约束的问题

yt778899 · 发表于 2011-8-30 23:43:10

膜拜3楼

enchanter · 发表于 2011-8-31 07:20:10

为什么不建成两部分。分别生成？是不是效率会更高一点？

ertss · 发表于 2011-8-31 14:01:53

四个地址不相等不要在constraint里面约束,直接用randc命令, 每次random出来的值就都一样了;

alien8448377 · 发表于 2011-9-1 14:14:02

dfsdfasdf

mysunnysky · 发表于 2011-9-1 22:02:42

3楼正解。论坛里还是有葱的哈。

ghostlzy007 · 发表于 2012-2-7 09:46:22

同意2楼，不过把addr[9:0]改成randc类型的就更简单了

navie · 发表于 2012-2-7 13:30:21

我觉得3楼写的比较好

lanmei_happy · 发表于 2014-1-6 09:56:13

回复 16# ghostlzy007

这个怎么写？能否写出来看一下？

lanmei_happy · 发表于 2014-1-6 09:59:09

本帖最后由 lanmei_happy 于 2014-1-6 10:16 编辑

回复 16# ghostlzy007

我只想出来这种，randc bit [3:0] addr[4];
constraint c_addr {
foreach(addr)

foreach(addr[j])
if(i!=j)
addr[31:10] == addr[j][31:10];
}
如果按这种写法，和3楼的就查不多了。

xujin2002ji · 发表于 2014-1-15 14:33:29

这个方法好。。

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