tetramax的问题

kk2009 · 发表于 2012-1-5 07:39:55

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用tetramax产生test pattern，最后导出成single verilog file用ncverilog跑simulation，结果有4个pattern里15个点有错，这个时候我用的是pre netlist simulation的方式，就是所有组合逻辑0delay，flipflop是1个ns的delay。如果我带SDF跑simulation，发现fast 只有2个点有错，slow只有1个点有错，这个错在三个方式都有。其中fast的错在pre netlist simulation中也能找到。如此看来应该是timing导致的错误，那么这个错误应该怎么来定位呢？

xhf811 · 发表于 2012-1-5 16:21:50

用tetramax产生test pattern，最后导出成single verilog file用ncverilog跑simulation，结果有4个pattern里 ...
kk2009 发表于 2012-1-5 07:39

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很有可能是库单元的问题，或者你约束的问题。
请问drc有error或者warning信息吗？

zhustudio · 发表于 2012-1-12 12:59:08

你可以把出错位置信息反标到tetramax里面，他就能给你报出来哪里的问题，根据这个信息你去仿真里面找问题在什么地方，同时用PT在scan模式下看一眼timing的结果，有可能是X造成的。

ricvadim · 发表于 2021-8-20 17:36:27

多谢分享

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