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请问高手MATLAB与VERILOG的问题

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xiazgjay
发表于 2007-11-25 16:13:37 | 显示全部楼层 |阅读模式

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当用MATLAB的simulink做DSP系统时候，可以将模型转换为VHDL语言，请问能否转换为VERLOG语言
模型

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smr1113
发表于 2007-11-29 08:42:19 | 显示全部楼层
不可以。。 希望以后可以
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冰河世纪
发表于 2007-12-18 14:32:00 | 显示全部楼层
刚开始学习
一起努力
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052021502
发表于 2008-2-13 13:25:36 | 显示全部楼层
据我所知 还不能
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hewei
发表于 2008-2-14 10:35:40 | 显示全部楼层
路过看看。
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hewei
发表于 2008-2-14 10:45:07 | 显示全部楼层
定一个。。。
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hewei
发表于 2008-2-14 10:45:55 | 显示全部楼层
支持一下。。
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hewei
发表于 2008-2-14 10:52:33 | 显示全部楼层
支持支持。
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hewei
发表于 2008-2-14 11:00:17 | 显示全部楼层
我顶一个。。
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hewei
发表于 2008-2-14 11:04:42 | 显示全部楼层
对的等等等等
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