DC综合时，关键路径怎么会随着时钟的变化而发生变化那

fanjicong · 发表于 2011-10-21 10:54:39

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在DC综合时，关键路径怎么会随着时钟周期的变化而变化那，是设计存在问题还是脚本设置存在问题，希望有经验的朋友帮忙解释一下，在此谢过。

everhappy · 发表于 2011-10-21 12:35:04

约束设置问题吧

dreamylife · 发表于 2011-10-22 00:22:10

回复 1# fanjicong

具体说一下呗

fanjicong · 发表于 2011-10-23 09:47:39

回复 3# dreamylife

就是当CLOCK cycle 设置为不同的值时，综合出来的关键路径会变化。是不是这属于正常情况？

dreamylife · 发表于 2011-10-23 13:59:48

回复 4# fanjicong

我觉得这是正常的。在你的时钟设置不同的时候，综合器综合出来的standard cell也不会相同，电路妥妥的是根据你的约束变化的，因此有可能之前比较短的路径也被DC综合出了更节省面积之类的cell了。所以我觉得还是有可能的

fanjicong · 发表于 2011-10-23 18:22:13

回复 5# dreamylife

恩，我感觉应该是这样，毕竟综合工具都是按着约束去工作的。不断面积和速度之间做折中，既然速度便了，面积也会相应的变化。谢谢你的回答。呵呵

杀猪的日子 · 发表于 2011-10-24 10:14:41

你的period设置不同，of course critical path is the different,if your freqency is very high ,you will find lots of critical path ..It's not strang.

husthuige · 发表于 2012-11-7 23:15:39

关键路径就是让人头疼啊！！！！！

tjzcl · 发表于 2012-11-8 08:58:27

学习了

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