让人蛋疼的Xilinx->ISE->XST综合器，看到这个结果哥Hold住了！！

canoeeda

各家有各家的要求，这个你不用说我也知道，打开文档肯定都有例子，我要从头开始看文档按照他的规则来，肯定也不会出问题。但我的设计已经全部自主化了，跨平台就应该能用，大家都是遵从同样一个语法规则，其他两家的都没有问题，用syn选择xilinx平台综合更没有问题，那是为什么呢？那我只能说你软件的兼容性完备性不够好！如果说我的写法你不能综合或者没按照你的规则来，你报错，你警告啊！！但是一个也没有。这就是让人蛋疼的地方，最后只能层层debug才定位到单端口RAM的问题。

dlb05061131

软件是有bug，但那种bug不会出现在这种基本问题上，大多出现在ip（不是ram，而是ddr，pcie等IP），
如果你 ...
solarwafer 发表于 2011-9-18 08:28

                               
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    这点我比较认可，最好找xst的help来看一下，里边有介绍怎么按照他的意思去写ram。

tingtingma0109

版主好厉害啊，学习

maxpc

用Xilinx的加法器。避免因不同器件造成的加减法的区别。

canoeeda

能不用IP就不用IP，这是我做FPGA及ASIC这8年来的经验。读研时我做了Viterbi译码器，当时IP还是要钱的，如果要用得付1.5万美金，幸亏有了自主的设计，后来我们的基带ASIC化的时候没有卡壳的地方。再后来我做了若干信号处理的电路，当时虽然已经Verilog化，但是还是喜欢例化各家的功能库。后来发现如果有需要将设计向Xilinx平台移植时发现，要改的地方还不少。因此在做我的第一个SOC的时候痛下决心，设计一定要自主化，加减法器，乘法器，RAM，FIFO等等。这一次真有需要向Xilinx平台移植时，代码原封不动就过来了，只可惜刚来的同事还不会用第三方的综合工具，否则移植一次成功的。

canoeeda

是的，PLL肯定没办法必须用，包括一些clk gate控制，latch等最好还是用器件的。至于RAM本人持保留态度，明天把这段代码贴出来，大家看看为什么他就不能综合。遇到问题的确得淡定，万事皆有因，这是本人在单位归了若干零（航天的术语归零就是出了问题找原因）得出来的结论。无论是硬件的还是软件的。碰到问题不可怕，寻找问题的过程肯定也很难受，但是当你找出原因后哪种顿悟和释然是很爽的。这回这个项目是有太急了，就给4天时间（除了我的部分还有其他的部分）整机调试，然后要去外单位联试，时间不等人啊！研究所都这德性，硬件生产焊接时间长，留给软件的时间很短。

iokuraki

RAM写完是不是会保持啊

jackertja

ram必须用IP，除非你非常清楚综合器的行为，会将哪些综合成RAM，哪些直接用FF。
当然，ip也要先做一下验证，看看行为。。。。

canoeeda

RAM必须用IP?好像不必吧，syn 都推荐大家自己写！

njithjw

顶楼上，更多的时候还是先把自己的问题确认清楚。