请教高手，版图中bandgap放在Pad旁边或者芯片边缘角落有影响么？

daiwei4287 · 发表于 2011-9-1 10:31:14

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请教高手，版图中bandgap放在Pad旁边或者芯片边缘角落有影响么？
前提是Pad边缘距离实际电路有25uM以上的间距。这样的话bandgao受Pad绑定或者切割应力影响还大么？
pad绑定及芯片切割完后是不是还要退火啊？
大家在版图中摆放bandgap一般遵循什么原则？

xiaowanzi88 · 发表于 2011-9-1 11:35:58

bandgap这类核心电路最好摆放在芯片中心，减小各种应力的影响，提高匹配。
如果非要摆在边缘上，考虑是PNP/NPN的bandgap，寄生PNP形成的带隙，封装应力对其影响相对NPN的要小一些。

daiwei4287 · 发表于 2011-9-1 12:56:47

bandgap的摆放也要考虑距离噪声源（如振荡器）的位置远近吧？
噪声源和应力熟轻孰重啊？
另外边缘切割应力对其的影响有多大啊？

fuyibin · 发表于 2011-9-1 13:04:35

请教高手，版图中bandgap放在Pad旁边或者芯片边缘角落有影响么？
前提是Pad边缘距离实际电路有25uM以上的间 ...
daiwei4287 发表于 2011-9-1 10:31

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没什么影响，不就是个bandgap，
外面还有IO cell，PAD， seal ring，corner cell, stress relief pattern，应该轮到你的bandgap放

xiaowanzi88 · 发表于 2011-9-1 13:38:11

谁会把OSC，ChargePump,clock,这些模块放在 bandgap周围呢?如果说把噪声源放在芯片的中央，这种版图设计是失败的。应力对基准电压的影响大约在10mV~50mV之间，这是我们的实验数据。相比较PNP比NPN抗应力的效果要好很多，可以参考IEEE相关论文，反向饱和电压与应力梯度成比例关系的。当然了，这是对性能要求比较高的时候才考虑的，如果这些不care，那怎么玩都行了。

fuyibin · 发表于 2011-9-1 13:57:15

谁会把OSC，ChargePump,clock,这些模块放在 bandgap周围呢?如果说把噪声源放在芯片的中央，这种版图设计是失 ...
xiaowanzi88 发表于 2011-9-1 13:38

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兄弟这个说法就不敢苟同，现在的芯片noise source都在芯片中央，呵呵
soc chip，难道你让digital core都放四周，正中间挖个空出来给你放bandgap？
似乎还是学校思维，就bandgap 差个十几mV太正常不过了，corner，offset，mismatch都会有影响
也不在乎这么一点stress effect啦

xiaowanzi88 · 发表于 2011-9-1 14:40:47

我是做电源管理芯片的，对于电源类芯片设计，不太可能吧OSC这类的噪声源放在芯片中央。
如果你是做PLL，这类需要大面积数字电路的，那必须放在芯片中央。
因为应力造成的十几mV电压，再加上mismatch之类的误差，最坏情况下，上百个mV都很常见。就看spec怎么要求了。目前我们设计的VBG输出精度在+-1%，大面积的on chip Trimming logical,可以实现。

daiwei4287 · 发表于 2011-9-1 15:54:10

本帖最后由 daiwei4287 于 2011-9-1 16:07 编辑

最坏情况下，上百个mV都很常见？这是不是太夸张了？这个上百mV应该主要是不同工艺cornner引起的吧？我现在所有工艺及温度cornner下Vref的偏差范围是+/-15mV
边缘部分应力引起的Voffset最坏能到50mV？这个也很大呀，放在芯片中心的话最坏是多少？

我现在设计的是数模混合电路芯片，打算把OSC及CLOCK放在芯片左上角，但是不可避免的芯片中间附近会有一些反相器、与非门之类的数字电路，所以我打算把bandgap放在芯片左下角（芯片右下角有一个pad），我现在考虑的是应力和衬底噪声熟轻孰重的问题
另外，为了防止绑定应力影响，pad周围是需要用电容之类的包起来么？
如果距离pad 50um距离再画运放之类的版图，还需要包么？
我也是第一次听说应力影响的问题

wesley_wan · 发表于 2011-9-1 17:06:35

一般bandgap远离高噪声模块
另外退火是制程一道工序，多用在离子注入后，芯片都切割了，就谈不上什么退火了

alfredchn · 发表于 2011-9-1 17:14:23

谁会把OSC，ChargePump,clock,这些模块放在 bandgap周围呢?如果说把噪声源放在芯片的中央，这种版图设计是失 ...
xiaowanzi88 发表于 2011-9-1 13:38

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呵呵请教一下
这个10mV~50mV的误差是完全由于应力引起的？还是包含了corner的偏差呀？

你做的应力影响试验是这么做的啊？多谢了

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