【请教】如何自动将verilog的底层信号拉到模块的顶层去

清扬如昀 · 发表于 2011-8-30 18:16:35

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本人现在想将大量的底层信号拉到顶层去，手动修改会很繁复。请问各位，有没有一种脚本（tcl或者perl）或者工具能自动实现之，谢谢！

digimax · 发表于 2011-8-31 10:57:57

回复 2# zhq415758192

求思路！

清扬如昀 · 发表于 2011-8-31 12:28:12

回复 2# zhq415758192

不知道能不能说得具体一点....

post_design · 发表于 2011-8-31 14:41:31

第一步：找到低层module，把相关信号加到端口上。
循环：
找到当前module的父module，把信号加到例化之后的module端口上
如果当前module是top module，则退出循环；

wxxhn · 发表于 2011-9-2 14:40:02

直接用emacs就可以了啊，不需要写脚本也是可以的~~~只要你底层模块端口名字和顶层信号一直，会自动帮你例化到端口的~~~

daixinjian1987 · 发表于 2011-11-29 15:23:49

顶高手~~~~~~~~~

lmz05 · 发表于 2011-11-29 20:03:54

回复 1# 清扬如昀

请参照 http://bbs.eetop.cn/viewthread.php?tid=185210&highlight=

[求助] 【请教】如何自动将verilog的底层信号拉到模块的顶层去