做lvs遇到一怪异问题，求高手解答！！

chenhongtv · 发表于 2011-8-23 11:32:23

觉得7楼的答案可能性大!

关东客 · 发表于 2011-8-23 12:07:17

路过路过

hujiangtao007 · 发表于 2011-8-26 17:29:05

这个还是很有可能的，比如子模块和TOP层上有逻辑连接关系一样的器件，这时候就会报属性的错误。这类错误在加MOS DUMMY的时候很常见。
不知道你们能看懂否。。。

wendyshuang · 发表于 2011-9-28 15:13:19

用Hcell run一下就才看出来是哪儿的错了！

terry8876 · 发表于 2011-9-28 19:02:56

回复 13# hujiangtao007

能说具体点么?很好奇~

hujiangtao007 · 发表于 2011-9-29 11:05:29

14搂说得很有道理，就像你在好多子模块下有vdd到gnd的mos电容，而在layout top层上也可能有。这个时候你可能只是在top上将cdl设置成一样的属性，top lvs match ，但是子模块的lvs还是有可能不匹配的。因为这种mos cap并不会影响你的整个芯片的逻辑关系。

王者归来归王者 · 发表于 2011-11-2 15:07:12

可能是整体布局时出了点问题注意检查下就行了

half_honey · 发表于 2011-11-2 22:31:31

ERC还是一定要清的啊。肯定是连接有问题

上官天 · 发表于 2017-6-8 13:32:28

[求助] 做lvs遇到一怪异问题，求高手解答！！