Berkeley最新博士论文：Switched Capacitor DC-DC Converter

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Contents
0 Executive Summary 1
1 Introduction 8
1.1 The model used for SC converter . . . . . . . . . . . . . . . . . . . . . . . . 9
1.1.1 SSL model of SC Converter . . . . . . . . . . . . . . . . . . . . . . . 9
1.1.2 FSL model of SC Converter . . . . . . . . . . . . . . . . . . . . . . . 11
1.1.3 Combined model of SC Converter . . . . . . . . . . . . . . . . . . . . 12
1.2 Advantages of SC converters . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.2.1 Active element analysis . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.2.2 Passive element analysis . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.2.3 Switching loss analysis . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.3 Target applications of this work . . . . . . . . . . . . . . . . . . . . . . . . . 17
2 Architecture 19
2.1 Topology choice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.2 Multiple voltage domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.3 Device sizing and optimization . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.3.1 Capacitor Sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.3.2 Switch sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.3.3 Overall optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.4 Multi-conversion-ratio design . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.4.1 Integer step topology . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.4.2 Half step topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.5 Shutdown and Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.5.1 Shutdown protection . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.5.2 Startup scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3 Regulation 34
3.1 Possible control methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.1.1 Control through RSSL . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.1.2 Control through RFSL . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.1.3 Control through conversion ratio, n . . . . . . . . . . . . . . . . . . . 35
3.1.4 Hybrid control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.2 Proposed control algorithm - Two loop control . . . . . . . . . . . . . . . . 36
3.2.1 Conversion ratio selection algorithm . . . . . . . . . . . . . . . . . . . 37
3.2.2 Control through G 􀀀 VDROP state space . . . . . . . . . . . . . . . . 40
3.2.3 Rened analysis of the outer loop algorithm . . . . . . . . . . . . . . 40
3.3 Controller implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
3.3.1 Inner loop dynamics design . . . . . . . . . . . . . . . . . . . . . . . 47
3.3.2 Inner loop frequency controller . . . . . . . . . . . . . . . . . . . . . . 49
3.3.3 Outer loop controller algorithm . . . . . . . . . . . . . . . . . . . . . 53
3.3.4 Outer loop controller state machine . . . . . . . . . . . . . . . . . . 54
3.3.5 Controller simulation results . . . . . . . . . . . . . . . . . . . . . . . 59
3.3.6 Startup controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
4 Circuits 68
4.1 Levelshifters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.2 Shutdown protection clamps . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.3 Startup helper circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.4 High voltage blocking switch . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
4.5 Precharging regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
4.6 Error amplier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
4.7 Analog to Digital Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
4.8 Comparators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
4.9 Current reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
4.10 Voltage reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
4.11 Ringing protection scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.12 Non overlapping clock generator . . . . . . . . . . . . . . . . . . . . . . . . . 85
4.13 Digital circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
5 Experimental Results 87
5.1 First test chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
5.2 Second test chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
5.3 Third test chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.4 Fourth and nal test chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
5.5 Comparison with other works . . . . . . . . . . . . . . . . . . . . . . . . . . 115
6 Conclusion 117

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