tsmc的工艺，设计的时候vgs小于vth多少是正常的？

nmos · 发表于 2011-7-3 16:18:20

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一般认为vgs小于vth是进入亚阈值区，要避免这种情况。
实际仿真发现不是这样子的，而且不少电路vgs小于vth，但是正常工作。

一般大家怎么设置vgs与vth的？

另外怎么设置 vds和vdsat的？

基础问题，谢谢。

swjtuli · 发表于 2011-7-3 16:31:57

恐怕不是这样的哟，一般vgs要大于vth吧。。否则管子工作的区域都不对，你敢保证流片回来后还正常工作？

hezudao · 发表于 2011-7-3 17:24:36

回复 2# swjtuli

你是没用过40nm

suzon · 发表于 2011-7-3 19:32:38

我也发现这个问题了，我总感觉，是不是仿真工具的关系，但是我用spectre和Hspice都是这样的。一直想不明白怎么了。

一目了然 · 发表于 2011-7-4 03:15:40

你做模拟还是数字？
如果是数字只要Idrive 大于Ileak足够多也就没问题也就影响到delay而已
如果是模拟你的gm over current efficiency其实还要更大一些
你的overdrive是好多你的th又是好多？把这些告诉大家也许能更加容易帮你分析

万水之源 · 发表于 2011-7-5 10:39:39

有时候我也发现会有这样的问题，一直也弄不明白是怎么回事！

小小苏666 · 发表于 2021-7-27 16:37:36

请问前辈们解决了吗？

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