后端面试--每日一题（009）

陈涛 · 发表于 2011-5-26 14:09:24

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本帖最后由陈涛于 2011-5-30 00:44 编辑

There are source clock clka (create_clock), and generated clock clkb by clka. how do you specify them in CTS spec file? Assume there is real timing path between clka and clkb.
clkb是clka的生成时钟，在CTS的spec文件中如何定义这两个时钟？假设clka和clkb之间的FF有时序收敛的要求。
难度：3

paulszicc · 发表于 2011-5-26 14:28:36

本帖最后由 paulszicc 于 2011-5-26 14:55 编辑

clka一定比clkb长啊，
create_generated_clock

那么它们无视clkb,相对clka作平。时序应该没有问题，不过如果是clka 与clkb,即跨时钟的情况，
我不知道怎么办，如果latency差别不大，那么就认为skew大一点而已，可能时序可以调整过来，如果差距大了，
可能要multi吧

14052011 · 发表于 2011-5-26 14:41:25

这个没有弄过，观望中~~

asicbackend · 发表于 2011-5-26 15:11:43

create_clock 到generate_clock的delay控制为generate_clock的周期就没有问题了

paulszicc · 发表于 2011-5-26 15:13:58

本帖最后由 paulszicc 于 2011-5-26 15:16 编辑

楼上牛，恍然大悟
设clkb 定义单元input pin as floatpin

asicbackend · 发表于 2011-5-26 15:14:03

本帖最后由 asicbackend 于 2011-5-27 09:17 编辑

............

asicbackend · 发表于 2011-5-26 20:59:22

本帖最后由 asicbackend 于 2011-5-27 09:16 编辑

回复 7#

陈涛 · 发表于 2011-5-27 07:45:28

正确的做法其实十分简单：
在CTS的spec文件中定义 clka 是 root，clkb 为 through pin，再加上那些应该有的skew，transition，insertion delay等就好了，
其它的事CTS会给你做

george.chen · 发表于 2011-5-27 21:00:52

这样子的，学习了，谢谢

陈涛 · 发表于 2011-6-1 23:51:00

小网站实在靠不住啊，尽掉链子，所以我在新浪开个博客，保存自己的帖子，到那里一定可以找到我

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