请教：多端口ROM的verilog设计问题

greenhope · 发表于 2011-5-9 23:11:22

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在网上看了一下ROM的设计，大部分都是只有一个数据输出端口的形式。代码如下所示。

但是我的程序里面，一次需要用到ROM里面的四个数据，就是输入四个地址，得到四个输出数据。当然可以一次得到一个数据，用四个周期的时间。但是我希望最好能一个周期就得到四个数据。

请问高手有什么办法可以实现吗？先谢谢！

网上找到的ROM代码：
module v_rams_21a (clk, en, addr, data);
input    clk;
input    en;
input    [4:0] addr;
output reg [3:0] data;
always @(posedge clk) begin
      if (en)
         case(addr)
            5'b00000: data <= 4'b0010;
            5'b00001: data <= 4'b0010;
            5'b00010: data <= 4'b1110;
            5'b00011: data <= 4'b0010;
            5'b00100: data <= 4'b0100;
            5'b00101: data <= 4'b1010;
            5'b00110: data <= 4'b1100;
            5'b00111: data <= 4'b0000;
            5'b01000: data <= 4'b1010;
            5'b01001: data <= 4'b0010;
            5'b01010: data <= 4'b1110;
            5'b01011: data <= 4'b0010;
            5'b01100: data <= 4'b0100;
            5'b01101: data <= 4'b1010;
            5'b01110: data <= 4'b1100;
            5'b01111: data <= 4'b0000;
            5'b10000: data <= 4'b0010;
            5'b10001: data <= 4'b0010;
            5'b10010: data <= 4'b1110;
            5'b10011: data <= 4'b0010;
            5'b10100: data <= 4'b0100;
            5'b10101: data <= 4'b1010;
            5'b10110: data <= 4'b1100;
            5'b10111: data <= 4'b0000;
            5'b11000: data <= 4'b1010;
            5'b11001: data <= 4'b0010;
            5'b11010: data <= 4'b1110;
            5'b11011: data <= 4'b0010;
            5'b11100: data <= 4'b0100;
            5'b11101: data <= 4'b1010;
            5'b11110: data <= 4'b1100;
            5'b11111: data <= 4'b0000;
         endcase
end
endmodule

timyang8292 · 发表于 2011-5-10 08:31:07

最简单的方法是：复制成为4个一模一样的ROM；
方法二：真正的MACRO中ROM一般是双口的，即2端口可读，也有三口或者四口的ROM；如果双口的ROM，则例化2个。
方法三：提升ROM的频率，ROM可以运行到你其他部分工作频率的2倍或者4倍，然后分4拍搞定低频中4个端口中的读请求，需要注意读的Lattency。