关于systemverilog的使用

Dylanqi · 发表于 2011-4-19 22:08:57

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正在做毕设，用verilog编写了一个仿真平台，但要求是用systemverilog写
现在遇到问题，我写出来的sv文件能够编译过去，但想仿真，在选择仿真文件时候就不显示那个sv文件。。。
我用的软件是questasim，不知道该怎么去仿真systemverilog文件
希望各位朋友能教下我。。。卡了很久了。。没有找到会的人。。

aimar327 · 发表于 2011-4-19 22:38:13

同求高手解答

gaurson · 发表于 2011-4-20 13:10:15

你的仿真文件就一个？你用的是否module？确定是在start simulation这个选项里面找不到module的名字吗？

Dylanqi · 发表于 2011-4-20 14:53:20

回复 3# gaurson

我就是跟verilog使用一样的方法,add了一个systemverilog类型的文件，然后编译
start simulationg后在work中所有的verilog文件都有，就是没有那个systemverilog的仿真平台file:///C:/Users/ibm/AppData/Roaming/Tencent/Users/838889675/QQ/WinTemp/RichOle/WIL49S9EY]F48FKGIQUGM2K.jpg