关于FPGA buf问题

zyz013920 · 发表于 2011-4-10 22:19:14

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各位前辈，
一条路径不满足pad to pad路径约束，发现路径中除了管脚的buf外还加了一个buf，这个信号的fanout（12）比约束的最大fanout（10）大了点，我想通过修改最大fanout约束来去掉这个额外的buf，来满足pad to pad路径约束，我想这样修改后会有什么影响！
谢谢大家！

acgoal · 发表于 2011-4-10 22:43:33

这个BUF应该是驱动能力不够，布局布线工具自动添加上去的吧。你怎么修改都没用吧。最好是修改你的设计。

talent8031 · 发表于 2011-4-10 23:12:55

这个buf是由于实际的fanout大于你设计的fanout，所以综合工具添加上去的。可以通过修改fanout属性去掉。如果去掉的话PAD TO PAD的delay时间会相对延长，会延长多少还要看具体负载电路

zyz013920 · 发表于 2011-4-11 20:58:32

回复 3# talent8031

通过修改fanout参数是可以去掉buf，但是我想知道的是去掉后会对信号的物理特性（比如高低电平变化时间等）有什么影响吗？
还有现在的工程中pad to pad延迟中这个额外的buf占去了4ns，我去掉这个buf会好才对呀，但是实际中没有达到这个效果，想知道为什么。

acgoal · 发表于 2011-4-12 12:56:25

删掉buffer后可能会导致驱动不足，那么接收端在接受信号的时候可能会采样错误。后端布局自动添加的buffer应该有其必要的地方，个人不建议删除。
通过修改max fanout应该不是删除了这个buffer这么简单，而是把原来要fanout的信号copy出来单独做一份。
所以，建议你在RTL里面将这个信号输出的点单独copy出来写，如果是flop的话就更简单了，copy出来之后。如果是xilinx的FPGA，可以在ISE map的属性里面设置将这个输出的flop布到IOB里面。这样时序会好很多。其他的FPGA不了解，相信差不多吧。

zyz013920 · 发表于 2011-4-12 23:44:58

谢谢！我在做点实验理解一下

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