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查看: 3494|回复: 7

[原创] 求教:多个信号对一个计数器置零的问题。(VHDL)

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发表于 2011-3-25 10:10:21 | 显示全部楼层 |阅读模式

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本帖最后由 zhangtaozt 于 2011-3-25 10:47 编辑

在count_d 计数的过程中,需要多个信号对其置零。具体情况如图所示,我自己编了一下,但综合的时候说不能综合,是个很坏的同步描述。请高手指点一二,这个应该怎么编要好一些呢? QQ截图未命名.jpg
发表于 2011-3-25 10:40:59 | 显示全部楼层
很简单的:
wire clear = ready_d || ready_b || ready_m;
always @(posedge clock) begin
  ...... 省略reset
  if(clear) begin
      count_d <= 0;
  end
end
 楼主| 发表于 2011-3-25 10:50:28 | 显示全部楼层
回复 2# acgoal


    谢谢你,可是并不是所有的下降沿都对count_d置零,那又该怎么写代码呢?
发表于 2011-3-25 11:02:33 | 显示全部楼层
哪个下降沿不复位哪个下降沿复位总得有个判断标准吧,从图中没能看出来。。
发表于 2011-3-25 11:05:07 | 显示全部楼层
回复 1# zhangtaozt


    张智星  谢谢 你的资料
 楼主| 发表于 2011-3-25 11:22:28 | 显示全部楼层
回复 4# nothing110


    就是ready_d的第四个下降沿不复位,其他下降沿都复位。
发表于 2011-3-25 12:36:18 | 显示全部楼层
回复 6# zhangtaozt


    数到第四个的时候不复位,其他的时候都复位。不就搞定了?再写一个counter嘛。
 楼主| 发表于 2011-3-26 10:11:33 | 显示全部楼层
回复 7# acgoal


    好的,谢谢。
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