请教高手verilog-A是什么语言?

hitic · 发表于 2007-9-27 21:50:53

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最近,小弟在学习怎么对PLL进行仿真,发现可以用verilog-A去实现.但是,不知道该怎么用verilog-A?谁有没有这方面的资料?不吝赐教！

swicap · 发表于 2007-9-27 22:05:44

cadence的用来系统建模的描述语言，
很有用,恩.

nanoking · 发表于 2007-9-28 10:39:03

做mixed-signal仿真时会经常用到

barton82_0 · 发表于 2007-9-28 14:23:15

是用来建模的语言,主要是用在混和电路设计仿真中的,从放大器,比较器到PLL,DAC,ADC都可以使用这个来进行建模的,此外也可以用于一些特殊测试中作"接口"

hitic · 发表于 2007-9-28 22:20:20

多谢各位老大的指引!

phase2000 · 发表于 2007-9-29 19:55:57

同意3楼，作模拟电路也要用的

fengming · 发表于 2007-10-4 17:24:25

对于仅用于仿真的数字电路，用verilogA是很简便的，描述起来也比较容易

abcdezju · 发表于 2007-10-4 23:19:17

模拟电路模拟

danzy_oliver · 发表于 2007-11-2 20:45:42

谢谢楼上的同学!

jianchongzhou · 发表于 2007-11-3 12:25:15

混合信号描述语言

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