ICC拥塞怎么解决

天外飞雪 · 发表于 2010-11-3 16:49:47

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小弟在做一个模块的PR，遇到如下的问题，望热心人多多帮忙：

模块有30多的macro, 在floorplan 阶段摆好后，跑了一下place—opt,用gui 看congestion,很可观。然后就布电源网络，用的是65nm工艺。电源网络是布的间距相等的VDD VSS 的pg strap,水平和垂直方向的，遍布整个模块。问题出来了，怎么再看拥塞时，情况相当严重，hot 几乎遍布整个block,而且都是在strap 和rail 的链接处。本人经验有限，有点束手无策了，大家看看问题是出在哪了？是floorplan的问题呢还是电源网络的问题啊？解决的办法？

physicssdu · 发表于 2010-11-3 18:04:46

可能原因：因为ｒａｉｌ是METAL1，可能你的strap用的是较高层的金属，它与rail连接时通过了所有的VIA，可能这就阻挡了route，造成了congestion问题。可以设置strap的金属属性。set_pnet_options -comp/part {METALX}。你place_opt试试看。

天外飞雪 · 发表于 2010-11-4 14:32:19

回复 2# physicssdu

试了一下你说的，不过-partial 时的拥塞更严重了，如果-complete 就报错了。
请问一下，这是不是说明问题出在floorplan 了呢？

lixunwangsan · 发表于 2010-11-4 16:05:01

你的工艺是几层，你的strap用的第几层？

zh123456789 · 发表于 2010-11-4 19:13:25

你应该先布电源线再做place吧

empty_085 · 发表于 2010-11-5 20:52:09

觉得应该是先布电源，再place

lwwlww · 发表于 2010-11-6 17:31:31

楼上正解

jiazhuliang · 发表于 2010-11-7 09:30:08

block的摆放不合理,合理的划分高频和低频block,优先高频bock的考虑周围预先留的区域能够放单元,与起高频module尽能放在一起,目的减少高拼模块的net长度,考虑足够的布线通道,低频可放在比较远的地方和芯片的四周,各个block保留一定区域,以便布线和放单元,floorplan不合理,最容易导致部分区域拥塞严整,而有的区域确象大沙漠一样,这样floorplan需要重新调整.

天外飞雪 · 发表于 2010-11-9 19:14:58

回复 4# lixunwangsan

8层，电源布线在7和8层

hxx52021 · 发表于 2014-6-11 12:35:11

不全啊

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