synplify+ise在FPGA上做硬件仿真遇到一个十分诡异的问题

蜗牛上榜 · 发表于 2010-10-19 13:33:23

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现在有一个设计用ncverilog做simulation没有问题
用synplify+ise在FPGA上做硬件仿真出错
用chipscope抓了信号碰到一个奇怪的现象:从出错的数据分析程序进了一个不应该进的if语句,但是从抓的信号来看这个if语句的选择信号是正常的.不知道怎么会进入到这个if语句中去的。
感觉是synplify综合出的问题。
有没有哪位大虾遇到过这种问题?真是太诡异了.

蜗牛上榜 · 发表于 2010-10-19 17:27:03

哪位大侠有什么建议哇
谢谢啊！

falloutmx · 发表于 2010-10-20 09:24:30

状态机？毛刺？亚稳态？都有可能。
降频或者改成同步逻辑试试

蜗牛上榜 · 发表于 2010-10-21 00:10:28

回复 3# falloutmx

已经是同步的设计
降频看看吧不知道有没有作用

lycxy521 · 发表于 2010-10-24 22:14:38

thanksgiving！！！！！！！！！！

zheshiwo · 发表于 2010-10-26 19:55:26

好，谢谢！

dulei0201 · 发表于 2010-11-4 19:47:57

学习了，谢谢

dsj1957 · 发表于 2010-11-5 09:46:40

学习一下

ahc · 发表于 2012-10-11 13:26:20

回复 1# 蜗牛上榜

kankan

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