求高人指点：cppll输出相位差问题

yingyingcool · 发表于 2010-8-9 10:42:08

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设计的cppll，vco使用4级环振，电压1.2V，输出为1.2GHz，LPF使用的是普通的无源二阶低通滤波器，方针的时候，如果用理想电容，输出锁定较理想，换算成MOS管电容后，锁定时一直有固定相位差，一直认为是电容换算问题，但已经使用3种不同方法计算，值都差不多，但带入电路中，就是跟使用理想电容相差较大，头疼，希望高人指点！小妹先谢过！

yingyingcool · 发表于 2010-8-9 13:54:44

自己顶一个，希望高手快来到！

w98211012 · 发表于 2010-8-9 14:10:28

有几点(1.2V电源电压)：
1、工艺，估计你的工艺是90nm的，因此会有漏电流的存在；
2、电容的C_V特性，看看你的mos电容上的电压值(cpll)；
估计你的电容值发生变小了，从而导致你的LPF的环路带宽变宽了，进而不能正确锁定；

如果是第2条引起的问题，提供一个解决方案：
将VCO的cpll电压点向上提，至少超过nmos管的阈值电压，确保LPF的电容值不会发生变化；

guang3000 · 发表于 2010-8-9 15:20:00

本帖最后由 guang3000 于 2010-8-9 15:32 编辑

尼曼的《半导体物理与器件》中文版337页提到, MOS CV曲线的高频在1MHz左右，不知道是不是因为这个高频电容的变小，导致这个相位差的。这个CPPLL的参考频率是多少啊？

yingyingcool · 发表于 2010-8-10 14:32:28

多谢指点！我回去试一下

yingyingcool · 发表于 2010-8-10 14:36:03

谢谢，参考频率我用的100MHz

yingyingcool · 发表于 2010-8-10 14:40:34

工艺用的确实是tsmc90n的

starriness · 发表于 2010-8-10 15:35:54

工艺用的确实是tsmc90n的
yingyingcool 发表于 2010-8-10 14:40

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估计是gate leakage，不如用MOM电容试试

starriness · 发表于 2010-8-10 15:37:10

谢谢，参考频率我用的100MHz
yingyingcool 发表于 2010-8-10 14:36

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用native thick oxide device，例如1.8V的或者2.5V的 na_mos, 看情况是否好转

yingyingcool · 发表于 2010-8-13 14:29:22

使用了你教的方法，将电压提高，确实有效果，但90nm工艺的漏电问题还是没有太解决，使用na25 modle确实有效，但宽长比的设置比我之前预算的高很多，这样面积就不能达到要求了，请问还能用什么方法解决呢？

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