数字设计使用latch到底有什么弊端？

zh123456789 · 发表于 2010-7-31 15:08:52

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数字设计使用latch到底有什么弊端？听说有的公司禁止使用latch？为何？

wyyshaken · 发表于 2010-7-31 16:07:23

亚稳态

zh123456789 · 发表于 2010-7-31 21:20:35

2# wyyshaken

大侠能不能细说一二？

yohuang · 发表于 2010-8-3 13:09:01

个人观点：
1。用latch来做ASIC,通常需要两个non-overlapping clock才能保证正常工作，这在实际处理的时候很难做到，要布置两套时钟还要检查时续关系
2。 latch设计的测试比较难做

想到别的再添加。

paneric · 发表于 2010-8-4 09:23:27

请问第一条怎么理解？
我觉得用latch还有一个风险就是有可能造成系统状态出错（比如State Machine）。

4# yohuang

yohuang · 发表于 2010-8-4 09:43:06

To 5#
关于第一条，很显然，如果只有一个时钟，那么你的latch会同时透明或者关闭，对于时序电路有可能会形成一个feedback loop，必须要有两个non-overlapping的时钟，你才可以形成pipeline的数据流。

zh123456789 · 发表于 2010-8-4 11:06:42

谢谢啊，受教了

zb8521 · 发表于 2010-9-22 02:12:24

学习了

happy_1q · 发表于 2010-10-27 17:37:41

受教了。。。

empty_085 · 发表于 2010-10-28 16:15:37

看看啊

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