关于高速数字通信电路中cdr/pll的一点疑问

mistdark · 发表于 2006-12-16 13:43:35

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我一直是研究的rf那块,cdr仅仅是对光纤方面的东西了解些,但是总让人感觉到sata/usb/ehternet这些低于1G的数据通信应用里面也同样是通过pll来完成的,只不过要求没那么高吧,有没有人了解的?

虽然我的指导老师告诉我不需要学1/2 1/4 1/8 phase detetor/multiphase vco 的东西,但是事实上真的如此吗?这里有没有作数字接收前端的人,告诉我企业里面到底对于这些技术的认可程度.

另外可以请教一下sata/usb/ethernet用于接收放大的东西同样也是类似与
低噪声前置放大器
limiting amplifier
这两种电路吗?

zhanweisu27 · 发表于 2007-1-5 21:03:24

你的导师做过这类芯片么???

有线的收发和无线的收发是有较大区别的

SERDES还是有不少公司在做,高速的东西PLL应该是少不了的,而VCO可以说是PLL的难点之一

高速以及射频的东西很多地方都要特别小心,水很深啊

azoth · 发表于 2007-7-5 20:51:22

wandering

mainhand · 发表于 2010-4-14 22:13:51

一个破解版的滤波器设计和计算小软件

woodtrain · 发表于 2010-4-17 10:07:54

你导师说的是以前，我可以肯定地告诉你现在做高速的就是在把rf/光通信里的往下搬，你说的multiphase vco， swing limited amp，cdr都是serdes系统要用的 (sataII/usb3/pcie)，多学没错

elvan · 发表于 2010-4-17 12:09:58

CDR/PLL肯定是要用的，同步和时钟提取是非常重要的
另外在高速通信中，均衡也是很重要的
RF的信号要微弱些，而且要考虑很多通信方面的东西，不过最近的趋势来看，似乎两者越来越接近了
若做，我觉得从CDR/PLL中入手相对好些，前端模拟的东西难度很大。。。
个人意见而已。

bebe00 · 发表于 2010-7-9 10:58:04

CDR Type:
1. Based PLL CDR (SATA) -------- Continue mode, long long lock time, low jitter for recoved clock
2. Based PI CDR (SATA, USB3) ---- Contimue mode, long lock time, more jitter for recoved clock
3. Over Sampling CDR (USB2, 1.25Gb EPON, 2,5Gb EPON at 90nm) ---- Burst mode, short short lock time, mult-phase. Large jitter for recover clock.
4. Burst CDR (10G EPON) ----- Burst mode, short lock time, single phase. large jitter for recover clock.
5. Based DLL CDR (LVDS, HDMI) ----- SYNC clock for Tx.

One type for one application. Study more no bad. To study how to choose the best type for your design and application.

1# mistdark

vikinglan · 发表于 2010-7-9 22:42:13

牛！！ 7# bebe00

qchunh · 发表于 2011-3-11 14:55:57

初学者，谢谢大家赐教

ddrr · 发表于 2011-6-2 20:41:01

SERDES这技术是可以很牛逼

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