请教个verilog 实现CRC 的问题

sasinop

module crc16(EN,crc_in,data_in,crc_out,valid);input[15:0] crc_in;input[7:0] data_in;input EN;output[15:0] crc_out;output valid;reg[15:0] crc_out;reg valid;always@(crc_in or data_in or EN)begin    if(EN==1)    begin        valid=1'b0;    crc_out[0]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^data_in[0]^        crc_in[8]^crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];    crc_out[1]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^        crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];    crc_out[2]=data_in[1]^data_in[0]^crc_in[8]^crc_in[9];    crc_out[3]=data_in[2]^data_in[1]^crc_in[9]^crc_in[10];    crc_out[4]=data_in[3]^data_in[2]^crc_in[10]^crc_in[11];    crc_out[5]=data_in[4]^data_in[3]^crc_in[11]^crc_in[12];    crc_out[6]=data_in[5]^data_in[4]^crc_in[12]^crc_in[13];    crc_out[7]=data_in[6]^data_in[5]^crc_in[13]^crc_in[14];    crc_out[8]=data_in[7]^data_in[6]^crc_in[0]^crc_in[14]^crc_in[15];    crc_out[9]=data_in[7]^crc_in[1]^crc_in[15];    crc_out[10]=crc_in[2];    crc_out[11]=crc_in[3];    crc_out[12]=crc_in[4];    crc_out[13]=crc_in[5];    crc_out[14]=crc_in[6];    crc_out[15]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^data_in[0]^        crc_in[7]^crc_in[8]^crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];        end        else        crc_out[15:0]=4'H0000;        valid=1'b1;endendmodule不明白的是：crc_out[5]=data_in[4]^data_in[3]^crc_in[11]^crc_in[12];    crc_out[6]=data_in[5]^data_in[4]^crc_in[12]^crc_in[13];这里的crc_out[] = 后面的式子 是根据什么出来的？

volcanozhd

根据算法推导出来的。自己动笔算算吧

saberhp

回复 2# volcanozhd


    算出来的和这个不一样，那个crc_in[4:0]是从哪儿来的？（n,k）循环码，不是应该输入k位，输出n位，其中校验码（n-k）位么？根据生产多项式G(x)=x5+x4+x2+1, 完全弄不明白这是怎么算出来的？