verilog 的问题

ydlm42sj

刚学verilog ，碰见了这样一错误：
Error (10257):  unsized constants are not allowed in concatenations
怎么解决呢？

先谢谢了！

gaozining

应该是你定义的reg或者wire的宽度不一直,

却对其用更大的赋值了.
如下:

wire [3:0] out;
reg [5:0] in;


assing  out = in;

这样in的位宽大于out的位宽..
就出现你的那种情况了

yanglishan

楼上说的对呀

wyj_whu

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    按照语义分析，应该是拼接运算那里出错了。。检查下，拼接的常数是不是没有定义位宽？

davidlee_cosmo

回复 1# ydlm42sj


    You need to put the size indicator when you using any constants.