建议版主发起讨论：hdl设计时怎样可以节约资源

showting · 发表于 2004-7-31 10:20:29

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在作hdl设计时，怎样的程序可以减少可编程逻辑器件的资源利用率？
我觉得在做开发时这个问题是一个很值得研究的问题：如果在编程时，通过优化程序减少可编程逻辑器件的使用门数，就可以选择少一些门数的pld器件，可以降低成本；因为门数的减少可以降低功耗，于是可以延长便携式设备的待机时间........
但是怎样编写的程序能减少可编程逻辑器件使用的门数呢？也许实践者最有发言权，希望大家能广泛交流，共同提高。也许我们这里的讨论能激发出一些全新的方法而应用到实际中，从而提高了我们的生活质量！

atuhappy · 发表于 2004-7-31 10:32:30

这个主意不错的
这个主要是代码风格的问题

huashi911 · 发表于 2004-8-4 16:36:45

我觉得是否应该先熟悉一下后端的版图设计方面？
只有你知道了你的代码在实际电路中是怎么用的，才能写好一个好的代码
就好象一个与非门和一个与门，后者就要占用多一些的资源，多了一个反相器
所以，我觉得做IC 就应该前端和后端都要有所了解才能写好代码
个人观点，请指正！

lhrace · 发表于 2011-6-20 08:56:26

Good ,是不错的话题

MOSFET · 发表于 2011-6-20 15:11:46

在节约资源方面，我觉得电路构架上的优化远比在代码上的优化更加有效。
能够复用就复用，前面做的一个电路通过RAM复用使RAM使用量变成原来的1/3
乘法器分时复用使得原来的下从4个乘法器下降到1个乘法器
这些都带来了可观的资源节约。

sdwsh · 发表于 2011-6-20 18:06:10

降低功耗的好办法就是缩小面积，缩小面积的好办法就是从算法，架构上找突破口

110500623 · 发表于 2011-6-21 09:17:18

我觉得代码风格也可以节省很大的资源，如在xilinx FPGA中写个移位寄存器，有复位和没有复位，综合出来的结果就完全不一样，实现的方式不一样

蜗牛上榜 · 发表于 2011-6-23 13:43:38

架构优化才是王道
当然代码风格也很重要

RainskyXiang · 发表于 2011-7-31 22:12:22

回复 8# 蜗牛上榜

我举双手赞同！外加一句：还要看是ASIC还是FPGA，FPGA还要看具体型号！了解结构，你才懂得用什么构架，哪种代码风格！！！

RainskyXiang · 发表于 2011-7-31 22:14:34

架构优化才是王道
当然代码风格也很重要
蜗牛上榜发表于 2011-6-23 13:43

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我举双手赞同！

外加一句，还需要知道你是针对ASIC还是FPGA，二者的风格差别很大。

若是FPGA，还需要了解下他的结构！

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