verilog_hdl_高级数字设计源码

eagle_tek

verilog_hdl_高级数字设计源码

[ 本帖最后由 eagle_tek 于 2008-7-29 21:49 编辑 ]

eagle_tek

顶给有用的XD

afour

thanks

0xffff

好东西
谢谢

eagle_tek

不客气，继续顶顶给有用的XD

xsh5000

好东西
谢谢

26022602

习题
1、数字电路设计有那几种层次，可否分别举个例子？
2、能否回忆一下在学校中用原理图进行设计的方法或在数字电路课中的进行数字电路设计的
方法？能否用HDL语言简单描述一下4 位宽的加法器？
3、当前两种硬件描述语言是什么？
4、以CPU为例，能否画出Top-Down的树状图？
5、假设一D触发器组的器件 Reg8，输入信号 Din，输出信号Qout，位宽8位，时钟信号Clk，
异步复位信号Rst，用于实现对8位数据总线的寄存，请描述出module 语句，并画出电路的示意
图，D触发器图标如下：
D
CK
Q
R
图12 D触发器symbol
6、HDL有哪几种建模方式？
7、结构化建模方式主要的语句是什么？.A（A）的两个A具体含义是什么？
8、数据流的建模方式采用什么语句？语法是什么？
9、行为建模方式采用什么语句？信号的数据类型必须是什么？
10、能简单介绍一下串行语句和并行语句的概念吗？
11、Verilog HDL中规定了哪四种基本值类型？
12、写出下面整型数值的二进制表示： 5 'O37、4 'D2、8 'h 2A、7'Hx、5'H7F
13、有哪几种主要的数据类型？可否说明它的简单用法？
14、initial 语句和always语句的区别是什么？可否用语句产生一个周期20ns 的方波，初始值为
1；产生一个复位信号Rst ，0到40ns 为1，之后保持为0。
10 附录A Verilog 保留字
always and assign begin buf buf if0 bufif1 case casex casez cmos
deassign default defparam disable edge else end endcase endmodule
endfunction endprimitive endspecify endtable endtask event
for force forever fork function highz0 highz1 if ifnone
initial inout input integer join large macrmodule medium module
nand negedge nmos nor not notif0 notif1 or output
parameter pmos posedge primitive pull0 pull1 pullup pulldown
rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0

rtranif1 scalared small specify specparam strong0 strong1 supply0 supply1
table task time trantranif0 tranif1 tri tri0 tri1 triand trior
trireg vectored wait wand weak0 weak1 while wire wor xnor xor

eagle_tek

lucy10

收藏了，非常感谢