如何把设计中的普通信号约束到全局网络上？

cleocss · 发表于 2010-8-23 23:11:12

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如何把设计中的普通信号约束到全局网络上？

比如说，我在FPGA内部用组合逻辑产生了一个门控时钟，我想把这个产生的门控时钟约束到全局时钟的网络上，提供给各个触发器，这样该如何约束？

我将真事隐去 · 发表于 2010-8-24 08:34:08

加个BUFG

gaozhiqiang · 发表于 2010-8-24 11:05:23

那有可能是全局时钟树的约束。

cleocss · 发表于 2010-8-24 22:05:05

找到答案了。。在QUARTUSii中，在Assignment Editor中Assignment Name中设置为Auto GLOBAL CLOCK,
VALUE 设置为ON

ineedpower · 发表于 2010-8-25 14:55:05

代码里直接加个BUFG就可以

cleocss · 发表于 2010-8-25 22:37:34

5# ineedpower

请问bufg如何写，能否举个例子给个说明啊？

AmoiBB · 发表于 2010-8-27 18:07:42

受教了

cllf · 发表于 2010-9-9 10:11:18

学习下

bunengwang · 发表于 2010-9-9 13:47:31

BUFG(
.I(),
.O()
);

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