锁相环在追捕锁定的过程中出现频率中断

srj915

                               
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如图所示，前提VDD=1.5V，0.11工艺，CP输出电流误差较好的范围为0.5-1.1V，单独仿真VCO模块的时候在FF低温下，VC需要0.6V，VCO才会起振，一起振频率就比较大
目前顶层仿真如图，当VC下降低于N1的开启电压的时候，VCO就不振荡了，VC出现较大锯齿波的原因是Icp的电流大，因此锯齿波波动较大。
目前的思路：（1）所有N管换成native的管子，仿真结果虽然在VC较低的时候VCO可以振荡，但放到顶层环路仿真的时候，VC仍然是0.6V才会振荡，而且振荡的波形很差
                   （2）目前可变电阻将电阻调到最大（VCO频率整体变低），FF/低温，顶层仍然出现频率中断
下一步思路：（1）LPF做成三级试试VC的锯齿比是否会优化
请问这种情况还需要在哪方面考虑

gjfds

在P1的漏端加一个固定下拉电流试一试

deepcore

你的delay cell gain 可能太小，且頻率越高，電流越大gain越小;headroom是一回事，delay cell在鎖定頻率gain是否滿足barkhausen criterion 也重要。native devices 解決headroom 問題，但可能滿足不了第二個問題，且native devices noise modelling 不一定準確，風險頗大