long term jitter在分频后或者周期N变大后RMS值的变化

eye2me · 发表于昨天 22:30

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最近在看jitter的分类定义, 对long term jitter整理了一些资料上的讲解以及自己的理解.

不知道理解的是否正确, 发出来请教一下了解这方面的版友, 或者也不大清楚的版友来一起讨论一下.

一, LTjitter在时钟分频后, RMS值如何变化

LT (long term) jitter定义: 也叫 N-cycle jitter, N-period jitter, accumulatingjitter, 当N=1时, 也就是period jitter. 但也有人把N接近正无穷的N-cycle jitter 才叫LT jitter.

1, 在自激系统(autonomoussystems, 比如自由震荡的ring-osc)中, jitter会累积, N越大, LT jitter越大, 新的RMS值是单周期period jitter的 (根号N, N)倍之间, 其中当相噪都为白噪声时(各单周期之间不相关)是根号N倍, 当相噪都为有色噪声(各单周期之间相关)则为N倍.

2, 在受驱动系统中 (drivensystems. 比如一个invertor电路), 各上升沿的jitter叫同步jitter (Synchronous Jitte), 不会累积, 各自不相关, 各自服从同样的分布规律.所以long term jitter的N变大后, RMS值保持不变, 因为它是间隔N个周期的两个沿之间的时间差, 所以也就是根号2倍的TIE jitter(edge to edge jitter)

因为除频和把N增大的效果一样, 所以可以说LT jitter在自激系统里除频后是变大, 而在受驱动系统里是保持不变.

二, 在PLL系统中, LT jitter随N如何变化.

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(来自Modeling Jitterin PLL-based Frequency Synthesizers, Ken-Kundert, https://designers-guide.org/analysis/PLLjitter.pdf)

PLL是一个兼有自激和受驱动特性的系统,所以LT jitter随N变化的规律复杂一些:

1, LT jitter 在N较小时, N<<环路时间常数/最小时钟周期 (例如N<<几百上千)，(即观测时间尺度远小于环路响应时间，对应高频区域)，PLL整体表现为与VCO特性相同的简单累积抖动 (其RMS值随N增长,)。

2, 相反，在较大的 N值下，N>>环路时间常数/最小时钟周期 (即低频区域)，PLL整体表现为与参考时钟OSC相同的简单累积抖动。(但如果参考OSC无低频jitter, 则RMS值不再增加)

3, 当N处于中等值, 在上述两个极端之间的中间频段(即时间尺度与环路带宽相当的区域)，PLL主要表现出简单同步抖动。这种抖动不随时间累积，其幅度基本恒定，具体大小取决于环路滤波器的特性以及FD, CP和FB divider所引入的同步抖动水平。LT RMS值不变 (这个值大于受驱动系统中的根号2倍TIE RMS值, 因为VCO的PLL带宽以上的偏高频的jitter也已经累加进去了).
此时RMS值趋于饱和. Peakto peak 也会趋于饱和, 假定输入参考时钟是理想的,PLL的输出时钟会受参考时钟的”牵引”锁相, 使得输出时钟的最大相位偏差不会偏离参考时钟相位太远.

简单总结一下, 上面可以理解成因为PLL的带宽影响输出LT jitter的贡献源的类型:

A), 在小N区域, VCO的输出jitter主导, 会累积, RMS值随N增大变大.

B), 在中等N区域, 是PFD, Cp divider等同步jitter起作用, bu累积, RMS值随N增大基本不变,

C), 在大N区域, 是参考时钟jitter (考虑参考时钟有低频jitter) 起作用, 会累积, RMS值随N增大而变大.

三, 对TIE jitter的理解

TIE jitter是把每个时钟沿(比如上升沿)作为样本, 和理想时钟沿时间相比较产生的jitter.

对于受驱动系统, 理想时钟沿就是输入驱动时钟(认为是理想时钟)的时钟沿.

对于自激系统, 理想时钟沿是从输出时钟中”提取”出来的"理想"的参考时钟沿.

TIE jitter是多个时钟沿样本下的jitter, 像前面说的同步jitter, RMS值不会随测量的时钟沿的样本数量的增多而变大.

各个时钟沿的jitter特性一样, 也就是说随测量时间加长, 样本数变多, 数值最大的jitter有可能出现在任何一个上升沿上, 每个上升沿出现较大jitter的概率一样, 而不是越晚出现的时钟沿的会有更大的概率出现大的jitter.