AMS仿真时，有些pin电流只进不出

yeyeyellow

AMS仿真时，有些pin电流只进不出，有谁知道具体原因吗

ethanchung

可能原因不少，但通常都归结为「没有真正的回流路径」或「混合讯号接口的电流定义被吃掉/改写」。
按优先级的排查清单（以 Cadence Spectre/AMS、Questa ADMS 等为例，其他工具同理）：

# 先判别现象

你看到的是pin 电流（I(pin)）还是器件端子电流（I(@M1rain)）？大多数模拟求解器把电流的正方向定义为“流入该器件/子电路”，所以“只进不出”常见于顶层 pin，因为回流从别处走了。
在 DC/OP 点下看电流和在 tran（含充放电）下看电流会不同；电容充电时也会出现“只进不出”的时间段。

# 常见根因 & 处理

1. 没有闭合回路 / 地网不统一

症状：某 pin 有电流流入，但同层级看不到相等的流出。
原因：实际回流走的是另一个“全域地”（例如 `0!` vs `gnd!`）、衬底/ESD 二极管、封装模型、或下层子电路。
处理：统一地网与电源网名；若有多个 domain，确保通过电源网络/回路（ferrite bead/电感/电阻/电容或理想连接）闭合。

2. 理想源 + 无小电阻

理想电压源、理想开关、理想受控源会让电流从某 pin 只流入，回流走“隐含导通路径”（Gmin、Rshunt）。
处理：给理想电压源串联 10 mΩ–1 Ω 的小电阻；必要时在电源端加 Rshunt（例如 1 GΩ）控制漏电归一。

3. 数字–模拟连接模块（connect modules）吃掉电流

在 AMS 里，从 logic/wreal 到 electrical 的接口由 connect-rule 插入器件（电压源/电导）。wreal/signal-flow 端口不守 KCL，因此看不到“流出”的对应电流。
处理：确保跨域接口两边都用 conservative discipline（electrical） 或使用“power-aware”连接库；检查 connect rules 是否意外把 pin 变成理想驱动。

4. 端口 discipline/方向写错（Verilog-A/AMS）

`electrical` vs `wreal`/`logic` 混用；或把输出端口当成电压源驱动。
处理：在模型中统一 `discipline electrical`；避免在端口直接驱动 `V()`/`I()` 理想源，改为内部节点 + 小电阻。

5. 衬底/ESD 二极管与体端（bulk）未正确连

MOS/BJT 的体端接错或悬空，会通过寄生二极管把电流只导向地/电源。
处理：检查 P/N 器件的 bulk/Body；版图抽取网表里，确认 ESD/Guard Ring 连接与期望一致。

6. 多电源域/隔离电容造成“看似不守恒”

电容充电阶段，某 pin 只进；回流从另一电源域或地经隔离件走。
处理：在 稳态（DC/OP） 与 周期稳态下核对；在 tran 里积分电流（∫I dt）验证电荷守恒。

7. 全域数值参数（Gmin、Rshunt、cmin）影响电流途径

求解器为收敛插入的全域微小电导可能成为回路。
处理：适度减小 Gmin/Rshunt，或在可预期路径上显式放置泄放电阻（如 1 M–100 MΩ）。

8. 探针/量测方式

某些环境下 `I(pin)` 取的是子电路方向（正向皆为“流入子电路”）；你需同时观察其他相关 pin 或子电路内部参考节点。
处理：在顶层加“电流表”子电路（串 1 mΩ 电阻量测电流）、或用 `save I(<net/device>)` 把所有相关 pin 的电流一起存下来，检查代数和。

# 快速定位步骤（实操）

1. 做 DC operating point：保存顶层相关 pin 的电流与电源/地 pin 的电流，核对代数和≈0。
2. 统一网名：确认所有模块都用同一 `VDD!`/`VSS!`（或同一 global），避免 `0!`/`gnd!` 混用。
3. 检查 connect-rules：把跨域端口临时改成 `electrical`，或在 AMS 选项里启用/打印插入的连接器件，看看是不是被理想源化。
4. 加小电阻：对理想电源/开关/受控源串 小电阻，再看电流是否出现“流出”对应项。
5. bulk/ESD：打开抽取网表，确认所有 MOS 体端与 ESD 悬挂方向正确。
6. tran 下积分：对可疑 pin 的 I(t) 做时间积分，和储能元件电荷变化核对。
7. 关/调 Gmin：降低 Gmin 或显式加泄放电阻，让回路“可见”。



在 AMS 里，“只进不出”的观测很常见，真正问题往往是回路跑到你没观察的地方（全域地、连接模块、寄生路径）。
先从 OP 点电流守恒、统一地/电源、connect-rules 与 理想源串阻 这四件事入手，十之八九能定位。

ethanchung

可能原因不少，但通常都归结为「没有真正的回流路径」或「混合讯号接口的电流定义被吃掉/改写」。
按优先级的排查清单（以 Cadence Spectre/AMS、Questa ADMS 等为例，其他工具同理）：

# 先判别现象

你看到的是pin 电流（I(pin)）还是器件端子电流（I(@M1rain)）？大多数模拟求解器把电流的正方向定义为“流入该器件/子电路”，所以“只进不出”常见于顶层 pin，因为回流从别处走了。
在 DC/OP 点下看电流和在 tran（含充放电）下看电流会不同；电容充电时也会出现“只进不出”的时间段。

# 常见根因 & 处理

1. 没有闭合回路 / 地网不统一

症状：某 pin 有电流流入，但同层级看不到相等的流出。
原因：实际回流走的是另一个“全域地”（例如 `0!` vs `gnd!`）、衬底/ESD 二极管、封装模型、或下层子电路。
处理：统一地网与电源网名；若有多个 domain，确保通过电源网络/回路（ferrite bead/电感/电阻/电容或理想连接）闭合。

2. 理想源 + 无小电阻

理想电压源、理想开关、理想受控源会让电流从某 pin 只流入，回流走“隐含导通路径”（Gmin、Rshunt）。
处理：给理想电压源串联 10 mΩ–1 Ω 的小电阻；必要时在电源端加 Rshunt（例如 1 GΩ）控制漏电归一。

3. 数字–模拟连接模块（connect modules）吃掉电流

在 AMS 里，从 logic/wreal 到 electrical 的接口由 connect-rule 插入器件（电压源/电导）。wreal/signal-flow 端口不守 KCL，因此看不到“流出”的对应电流。
处理：确保跨域接口两边都用 conservative discipline（electrical） 或使用“power-aware”连接库；检查 connect rules 是否意外把 pin 变成理想驱动。

4. 端口 discipline/方向写错（Verilog-A/AMS）

`electrical` vs `wreal`/`logic` 混用；或把输出端口当成电压源驱动。
处理：在模型中统一 `discipline electrical`；避免在端口直接驱动 `V()`/`I()` 理想源，改为内部节点 + 小电阻。

5. 衬底/ESD 二极管与体端（bulk）未正确连

MOS/BJT 的体端接错或悬空，会通过寄生二极管把电流只导向地/电源。
处理：检查 P/N 器件的 bulk/Body；版图抽取网表里，确认 ESD/Guard Ring 连接与期望一致。

6. 多电源域/隔离电容造成“看似不守恒”

电容充电阶段，某 pin 只进；回流从另一电源域或地经隔离件走。
处理：在 稳态（DC/OP） 与 周期稳态下核对；在 tran 里积分电流（∫I dt）验证电荷守恒。

7. 全域数值参数（Gmin、Rshunt、cmin）影响电流途径

求解器为收敛插入的全域微小电导可能成为回路。
处理：适度减小 Gmin/Rshunt，或在可预期路径上显式放置泄放电阻（如 1 M–100 MΩ）。

8. 探针/量测方式

某些环境下 `I(pin)` 取的是子电路方向（正向皆为“流入子电路”）；你需同时观察其他相关 pin 或子电路内部参考节点。
处理：在顶层加“电流表”子电路（串 1 mΩ 电阻量测电流）、或用 `save I(<net/device>)` 把所有相关 pin 的电流一起存下来，检查代数和。

# 快速定位步骤（实操）

1. 做 DC operating point：保存顶层相关 pin 的电流与电源/地 pin 的电流，核对代数和≈0。
2. 统一网名：确认所有模块都用同一 `VDD!`/`VSS!`（或同一 global），避免 `0!`/`gnd!` 混用。
3. 检查 connect-rules：把跨域端口临时改成 `electrical`，或在 AMS 选项里启用/打印插入的连接器件，看看是不是被理想源化。
4. 加小电阻：对理想电源/开关/受控源串 小电阻，再看电流是否出现“流出”对应项。
5. bulk/ESD：打开抽取网表，确认所有 MOS 体端与 ESD 悬挂方向正确。
6. tran 下积分：对可疑 pin 的 I(t) 做时间积分，和储能元件电荷变化核对。
7. 关/调 Gmin：降低 Gmin 或显式加泄放电阻，让回路“可见”。



在 AMS 里，“只进不出”的观测很常见，真正问题往往是回路跑到你没观察的地方（全域地、连接模块、寄生路径）。
先从 OP 点电流守恒、统一地/电源、connect-rules 与 理想源串阻 这四件事入手，十之八九能定位。