pipeline sar adc采样点数增大以后有效位数急剧下降

梓橦

各位坛友大家晚上好，小弟最近在做一个pipeline sar adc，在进行有效位数测试的时候发现有问题就是当我取128及以下个点的时候，其对应实际仿真的有效位数都能够保持在11.5bit左右，但是当我采样256个点及以上的时候它有效位数便急剧的下降，这里我指的测试输入信号频率是15M/32，31M/64，63M/128，127M/256，前三种都是好的，就从第四种测试开始有效位数直接变成5点即bit，我又重新仿真了一下每个小的SAR ADC他们的有效位数在对应的频率下都是满足条件的，残差放大器在我随机抽取的几个点中也都能按照对应的16被进行放大，但就是有效位数直接下去了。我把残差放大器换成理想的也就变成6.6bit，我想问一下这种情况是我时序有问题嘛，但是我给的都是不交叠时钟啊，证明采样128个点的时候有效位数还有11.8bit，到了256个点直接下降到了2点几bit了。我应该怎么排查这个问题处在哪里啊，ps:采样率是1M的，这个频率应该不算高啊。ps:我只测试了上面罗列的五个频率。256个点的较低频率暂时还没有测试。还望广大的群友给点建议，小弟在此谢过了。ps:卡了好几天了实在没办法了

梓橦

63M/128的输入信号的有效位数仿真图忘记保存了还得再跑一下，随后把那个图贴出来

把猪拿过雷雷

signal bins是0有什么设置含义吗？

梓橦

   

把猪拿过雷雷 发表于 2025-10-15 08:00
signal bins是0有什么设置含义吗？

我没有去管那个变量，请问大哥那个变量是有什么具体含义嘛？需要怎么设置才是合理的啊？劳烦您明示一下

梓橦

   

梓橦 发表于 2025-10-14 20:18
63M/128的输入信号的有效位数仿真图忘记保存了还得再跑一下，随后把那个图贴出来 ...

这个是63M/128的FFT结果

把猪拿过雷雷

其实就是信号左右两侧各有x个bin也计算进入能量，防止加窗后或者频谱泄露后能量分到其他bin上去，汉宁窗一般是1总共三个bin，但你这个没有频谱泄露应该影响不大

把猪拿过雷雷

不对劲，你这噪底也太均匀了，而且-300dB的bin不合理

梓橦

   

把猪拿过雷雷 发表于 2025-10-15 09:21
不对劲，你这噪底也太均匀了，而且-300dB的bin不合理

大哥这个是127M/256的时候残差放大器我采用联系昂代替是对应的仿真图，每个子SAR 我都单独测试过都能在这个127M/256满足相应的fft，现在这个西凉形式有问题我应该证明摸查呢？如何过是时序有问题的话我这个63M/128及以下都应该有问题的才对，我实在有点晕了，还希望大哥您给点建议

梓橦

   

把猪拿过雷雷 发表于 2025-10-15 09:21
不对劲，你这噪底也太均匀了，而且-300dB的bin不合理

这两个分别是对应的子ADC在256个点时FFT的仿真图