ADC reference buffer 求助

aerhoon

想请问一下各位大佬，目前需要做一个10bit，100 MHz的 SAR ADC，想在片上集成一个reference buffer，目前想采用FVF buffer LDO，想请问这种结构可行吗，如果可以的话FVF Loop的单位增益带宽和增益应该怎么设计呢，结构图如下

sohubjb

可行，但是vldo与vline的关系，小与一个vgs,即压降差很小。环路增益20dB-30dB即可，带宽200M以上

aerhoon

   

sohubjb 发表于 2025-9-21 18:29
可行，但是vldo与vline的关系，小与一个vgs,即压降差很小。环路增益20dB-30dB即可，带宽200M以上 ...

好的谢谢大佬，目前仿真中遇到几个问题，想继续请教一下您
(1) 想请问一下这个200 MHz的带宽应该是怎么估计出来的呢
(2)这种结构的压差确实很小，我尝试在FVF环路中加入一个源随器来保证各个管子都处在饱和状态，并且加入iprobe进行环路仿真，仿真出来的环路带宽如图，但是将这个带入100 MHz的SAR ADC中，CDAC建立过程感觉并没有完全建立，想请教一下应该怎么调整

林SAM_

请问图片出自哪篇论文？

aerhoon

   

林SAM_ 发表于 2025-9-22 08:58
请问图片出自哪篇论文？

Flipped Voltage Follower Based Low Dropout (LDO) Voltage Regulators: A Tutorial Overview