关于使用ICG与AND门做时钟门控的时序检查

任大大

时钟门控可以调用使用ICG或者AND门来实现，ICG这个单元的结构是由一个锁存器+与门构成的，锁存器会检查时序，在lib库中也有时序要求，所以在DC和PR阶段都不需要做任何约束工具会自动检查。那么如果使用AND门来做时钟门控，又要保证EN信号的变化不能产生毛刺（即只能在时钟的低电平的时候变化），是不是工具没有办法自动检测时序，需要设置clock_gating_check来使得工具检查呢？

daodaier

虽然但是，lint过不去

harry_hust

都用 CK 的 ND / AND 门，工具就能自动识别。用非 CK 的 AND 门可能会麻烦一些

任大大

   

daodaier 发表于 2025-9-18 17:11
虽然但是，lint过不去

不会啊，用与门去控制时钟，为什么lint过不去

任大大

   

harry_hust 发表于 2025-9-19 11:12
都用 CK 的 ND / AND 门，工具就能自动识别。用非 CK 的 AND 门可能会麻烦一些

哦？用CK的门识别出来有什么作用嘛

simplezt

工具推断clock gating check的基本对象就是clock和enable信号，需要满足一些条件，可以网上搜一下。你说的用and gate作为gating cell很常见，and/or gate一般都能自动推断出来，像mux、xor这种复杂cell做gating cell就需要手动set_clock_gating_cell了。
要确认有没有自动约束，直接report_clock_gating_check就可以查看，会显示cell、 enable、 clock、active high or low等

harry_hust

   

任大大 发表于 2025-9-19 13:08
哦？用CK的门识别出来有什么作用嘛

应该是自动识别出来的，CK好像是驱动能力更强一些吧

任大大

   

simplezt 发表于 2025-9-19 14:34
工具推断clock gating check的基本对象就是clock和enable信号，需要满足一些条件，可以网上搜一下。你说的 ...

谢谢大佬，我试一下~