版图lable标签问题

George_01

我在画版图的时候发现一个顶层模块若是调用底层画好的版图模块进行拼接的时候，打上lable后lvs会出现missing port的问题，drc是没问题的。
因为我的底层版图模块在画的时候都是打好lable的，如图所示，红圈都是制作两输入和三输入的与非门时打的VDD和VSS标签。但我发现此时我如果在顶层画好后再打VDD和VSS标签会出现lvs报错，missing port（就是说没有VDD和VSS端口），不加这VDD和VSS标签反而不会报错，只是有警告，这是为什么？而且我发现这样导入进来的器件没有飞线连接关系，已经试过connectivity下的incomplete net中的方法了，没有。有没有人能指导一下？

522526tl

你底层的原理图VSS,VDD要打pin，你底层能过lvs是因为你版图的VSS，VDD连到一起了，你版图不打label都能过，但是没有出pin，上层连接就会有问题

George_01

   

522526tl 发表于 2025-9-5 16:34
你底层的原理图VSS,VDD要打pin，你底层能过lvs是因为你版图的VSS，VDD连到一起了，你版图不打label都能过， ...

原来如此，懂了，底层确实没打pin

George_01

   

522526tl 发表于 2025-9-5 16:34
你底层的原理图VSS,VDD要打pin，你底层能过lvs是因为你版图的VSS，VDD连到一起了，你版图不打label都能过， ...

但我现在底层打了pin之后还是报错哦，我还把底层的VDD和VSS标签都清除了，只在顶层打标签，还是报missing port

wesley_wan

电路为什么没有VDD VSS的PIN？

haydnzhang

1）是你的原理图没有定义vss vdd pin.vss vdd 定义成输入、输出pin（红的两头尖的）。
其它pin：D ,CLK ...定义也错了，应该是输入pin.其它也检查下。
2）这样版图才可以打pin.