关于异步SAR逻辑的一些疑问

gcj1999

在异步SAR逻辑中，依靠内部产生的时钟在第一排寄存器中依次产生图1中的波形clk1~clk9，在clk1为高电平时此时DAC中最高位应该接vref，DAC输出电压通过比较器比较后输出比较结果并进行存储，如果比较结果为1，那么DAC中最高位一直连接vref直到此次量化结束，如果比较结果为0，那么在最高位比较周期结束后控制DAC最高位连接vref的控制信号应该为0，体现在图1中手绘红色的波形；论文中的异步SAR逻辑具体电路图如图2所示，第一排寄存器即图1中的寄存器产生的信号控制图2中第2排寄存器的输出，第一排寄存器中的第一个刚变为高电平时，此时DAC中的最高位才接入vref，而从图2中看此时第二排第一个寄存器已经打开并且输出comp信号，这个输出是不是有问题？并且用来控制DAC中接入vref的开关时序又如何产生呢？

小弟刚学习异步sar逻辑，还请各位前辈指点一二

yyy123.

这种异步逻辑的CDAC开关切换方式应该是 先比较，然后再根据比较的结果进行CDAC的开关切换。第一个Valid上升沿来到就说明已经比较完成，这个上升沿在第一排第一个寄存器产生CLK0，然后这个CLK0在第二排第一个寄存器保存比较结果D0。比较的结果D0对CDAC的开关切换，然后继续比较，再切换，一直重复。

gcj1999

   

yyy123. 发表于 2025-8-15 15:21
这种异步逻辑的CDAC开关切换方式应该是 先比较，然后再根据比较的结果进行CDAC的开关切换。第一个Valid上升 ...

那先置位再比较的话电路应该怎么修改呢

hi_china59

请告诉我文献来源，谢谢

IC丶小萌新

这两种逻辑对应着上极板还是下极板采样，上极板采样：采样完直接就可以比较 所以逻辑简单，但是下极采样。上极板的电压接VCM  就需要采样完让下极板先置位 ，让上极板出现一个压差去比较

gcj1999

   

hi_china59 发表于 2025-8-16 07:59
请告诉我文献来源，谢谢

图2来源于——10bit-40MSPS异步SAR_ADC研究与设计_江煜

gcj1999

   

IC丶小萌新 发表于 2025-8-19 15:51
这两种逻辑对应着上极板还是下极板采样，上极板采样：采样完直接就可以比较 所以逻辑简单，但是下极采样。 ...

是的，对于上极板采样结构比较简单好做，但是上极板采样精度不高，因此我打算采用下级板采样，但是下级板时序设计比较麻烦，尤其是控制逻辑上，设计的太复杂很浪费面积，所以我想请教一下各位有没有关于下级板采样采用异步sar逻辑设计控制逻辑电路的一些资料和方法

IC丶小萌新

下极板采样的逻辑延迟会高的，采用异步逻辑只是加速了comp的速度,DAC的建立速度没有提高，不建议下极板采样使用异步

gcj1999

   

IC丶小萌新 发表于 2025-8-20 14:25
下极板采样的逻辑延迟会高的，采用异步逻辑只是加速了comp的速度,DAC的建立速度没有提高，不建议下极板采样 ...

好的，明白了，谢谢你，异步逻辑对于下级板采样确实比较难做，而且相比于同步逻辑设计更为复杂