关于异步SAR逻辑的一些疑问

gcj1999

在异步SAR逻辑中，依靠内部产生的时钟在第一排寄存器中依次产生图1中的波形clk1~clk9，在clk1为高电平时此时DAC中最高位应该接vref，DAC输出电压通过比较器比较后输出比较结果并进行存储，如果比较结果为1，那么DAC中最高位一直连接vref直到此次量化结束，如果比较结果为0，那么在最高位比较周期结束后控制DAC最高位连接vref的控制信号应该为0，体现在图1中手绘红色的波形；论文中的异步SAR逻辑具体电路图如图2所示，第一排寄存器即图1中的寄存器产生的信号控制图2中第2排寄存器的输出，第一排寄存器中的第一个刚变为高电平时，此时DAC中的最高位才接入vref，而从图2中看此时第二排第一个寄存器已经打开并且输出comp信号，这个输出是不是有问题？并且用来控制DAC中接入vref的开关时序又如何产生呢？

小弟刚学习异步sar逻辑，还请各位前辈指点一二

yyy123.

这种异步逻辑的CDAC开关切换方式应该是 先比较，然后再根据比较的结果进行CDAC的开关切换。第一个Valid上升沿来到就说明已经比较完成，这个上升沿在第一排第一个寄存器产生CLK0，然后这个CLK0在第二排第一个寄存器保存比较结果D0。比较的结果D0对CDAC的开关切换，然后继续比较，再切换，一直重复。