10bitSARADC带2位冗余仿真ENOB下降

alex_zheng · 发表于昨天 10:59

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差分结构的10bitSARADC,CADC为9位，带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了
原有的电荷分配型SARADC仿真下能达到9.8bit左右，加入2位冗余仿真后，ENOB反而下降了
1.首先重新单独仿真了栅压自举电路输出到DAC输入的信号ENOB没有差太多，都是14bit左右
2.仿真了两级LATCH比较器，速度应该也是够得，300M下一次比较花费1.多ns，小于3ns的需要（输入信号20MHZ，需要在4ns左右完成12次比较，10+2冗余）
3.veriloga代码权重比调整了一下，暂时没有用11位非二进制译码转9位

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[解决] 10bitSARADC带2位冗余仿真ENOB下降

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