20G DAC 架構選擇

ck1739 · 发表于 2025-7-29 20:55:09

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請問各位前輩，學生我需要做一個6Bit ，20G的DAC，可用全二進制做嗎? 是否有關於time-interleaving 技術可以交流呢

nanke · 发表于 2025-7-30 09:56:32

胡说一下，直觉dac不是重点，主要依赖数字算法和时钟，dac只是被动的接受数字的信号，做好unit的匹配，必要时加delayline之类的调整。

ck1739 · 发表于 2025-7-30 14:08:50

了解!我看了一些幾十GHz的paper，大多都在討論時鐘。
想再請問如果bit數很高的話，unit的電流鏡會越來越偏，唯一的解法只有電流校準嗎?

YyuanRTs · 发表于 2025-7-30 16:11:01

ck1739 发表于 2025-7-30 14:08
了解!我看了一些幾十GHz的paper，大多都在討論時鐘。
想再請問如果bit數很高的話，unit的電流鏡會越來越偏 ...

6bit不用校，不会偏

zhanweisu33 · 发表于 2025-7-30 16:38:07

TI应该是必须的，2进制从100M的角度来讲肯定没问题，到1G or 20G真没验证过

ck1739 · 发表于 2025-7-31 14:30:47

YyuanRTs 发表于 2025-7-30 16:11
6bit不用校，不会偏

了解!謝謝前輩

ck1739 · 发表于 2025-7-31 14:32:33

zhanweisu33 发表于 2025-7-30 16:38
TI应该是必须的，2进制从100M的角度来讲肯定没问题，到1G or 20G真没验证过

了解，我再慢慢嘗試，謝謝前輩

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