PLL 無法鎖定

骨盆碎裂者 · 发表于 2025-7-23 21:36:18

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本帖最后由骨盆碎裂者于 2025-7-23 22:27 编辑

論文參考自:A low-noise fast-lock phase-locked loop with adaptive bandwidth control
電路架構:
螢幕擷取畫面 2025-07-23 212159.png

各位好，我在進行PLL模擬的時候，發現PFD的up和down無法相同，所以輸出無法鎖定。

如下圖

螢幕擷取畫面 2025-07-23 210812.png

我推測有2個原因:
1.Charge Pump的電流不匹配
下圖是Charge Pump的架構及電流
螢幕擷取畫面 2025-07-23 211537.png

2.迴路太長:
我接了2個除2倍的除頻器，如果不接除頻器，電路可以正常運作。

請問各位大佬，我推測的原因方向是對的嗎?以及該如何進行改進。
謝謝。

qinkun · 发表于 2025-7-24 11:22:21

建议先计算下环路的各个参数

qw357 · 发表于 2025-7-24 12:54:20

本帖最后由 qw357 于 2025-7-24 12:55 编辑

可以看看b站李致毅的pll课程，台大老师。这个是phase noise

忘却之都 · 发表于 2025-7-24 13:53:32

是不是参考频率和反馈回来的频率没对上

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