[Fomality]在跑formality的时候，报了这样的两个错，我该怎么去debug呢？

圳屿 · 发表于 2025-7-23 11:42:42

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本人很新很新的小白一枚，在跑Formality对比Reference Design和Implementation Design的时候Verfication Failed了，完全不知道从哪里开始下手，网上看了一些资料说可以看看Description里面写的东西，但是这里写的也很笼统，本人小白看不出来什么东西，也有可能是Setup上面的一些问题，我在Debug里面卡了一个多星期了

puxiancheng · 发表于 2025-7-23 14:29:50

首先确认log里面有没Error什么的。
setup的话，看看verification_set_undriven_signals
svf文件有没有设置正确
还有语法版本，是verilog2001，verilog2005或者sv什么的

还有综合网表的setup。比如用verilog 2001进行综合，generate if/for没有显性的加名字，可能会formal fail。

圳屿 · 发表于 2025-7-23 15:09:54

puxiancheng 发表于 2025-7-23 14:29
首先确认log里面有没Error什么的。
setup的话，看看verification_set_undriven_signals
svf文件有没有设置 ...

感谢，我去看一下，不过看了一下好像不是setup的问题

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