[求助] Ahdlib中理想ADC输出有正相关于仿真时间的延时

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Wanyueda

发表于 2025-7-22 21:23:54 | 显示全部楼层 |阅读模式

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用Ahdlib中理想ADC+DAC进行ADC动态性能仿真，明明我没有设置输出延时，但是ADC和DAC从输入到输出还是有个延时，且这个延时和我的tran仿真时间有关，为仿真时间的千分之一（多次切换仿真时间验证了），请问有没有前辈告诉我这是为什么，而且用spectrum计算，我最后理想8bitADC的ENOB居然大于8！SNDR居然大于50dB！

理想ADC+理想DAC