高精度pipeline sar设计求助

呆呆熊

   

待学芯 发表于 2025-8-11 16:29
1.pipe-sar的话在第一级量化结束后一般需要多切一次来产生残差，之后残差的放大过程就是开关电容放大器， ...

谢谢帮助

lxyncutstu

大佬，我最近在做16bit pipe-SAR ADC的毕设，两级，第一级7bit 第二级9bit，一位级间冗余，级间运放用的两级Gainboost OTA，开关电容共模反馈。我把运放接到SAR ADC中间后，发现同一个输入下，每次放大后的差值都在变化，至今还不清楚问题出在哪了，会不会是连接方式有问题，还是运放的问题。求大佬有空能解答一下小弟，万分感谢！

这是级间运放连接方式：CAP_P0，CAP_N0连接到第一级SAR ADC（下极板采样）的电容上极板；VIP，VIN连接到第二级SAR ADC的下极板。

这是运放用的两相不交叠时钟，不交叠时长有8ns。

这是两级运放的tran+ac仿真，取了输出共模稳定的点仿的。

梓橦

   

待学芯 发表于 2025-8-11 16:29
1.pipe-sar的话在第一级量化结束后一般需要多切一次来产生残差，之后残差的放大过程就是开关电容放大器， ...

大哥你好我现在在照着一个买来的12bit的pipeline sar adc在复现，用的是6+8，采用的是.18的工艺，残差放大器这会用的是理想的，然后第一级和第二级他对应的有效位数单独仿真的时候都达到预期了，将两者加到一块的结果也是正确的，但是减去哪个重叠量以后经过一个DAC后的FFT有效位数好像只有第一位的结果，但是我仔细看了这个加法器确实正常工作了，但是有效位数却还是只有5.9bit.这种情况下可能是什么地方出错了啊？劳烦您给点建议，谢谢。

梓橦

大哥你好我现在在照着一个买来的12bit的pipeline sar adc在复现，用的是6+8，采用的是.18的工艺，残差放大器这会用的是理想的，然后第一级和第二级他对应的有效位数单独仿真的时候都达到预期了，将两者加到一块的结果也是正确的，但是减去哪个重叠量以后经过一个DAC后的FFT有效位数好像只有第一位的结果，但是我仔细看了这个加法器确实正常工作了，但是有效位数却还是只有5.9bit.这种情况下可能是什么地方出错了啊？劳烦您给点建议，谢谢。还有就是怎么样去测试MDAC的精度啊，能不能麻烦你讲一下。