SS-ADC比较器选型：折叠共源共栅运放做比较器行吗？

2让人vaw · 发表于 2025-6-24 17:09:14

1、设计了折叠共源共栅运放，如图所示

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它的AC仿真特性如下

2、想设计14bit的SS-ADC，可行吗？采用什么比较器比较好呢？

2让人vaw · 发表于 2025-6-24 17:10:00

当使用上述运放做比较器时，输出如下

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输出为什么会这样？纯新手求大佬指教

zt_ic222 · 发表于 2025-6-24 19:14:04

SS-ADC是什么结构的adc？

解大宝 · 发表于 2025-6-25 08:28:18

zt_ic222 发表于 2025-6-24 19:14
SS-ADC是什么结构的adc？

单斜，single slope

demon111 · 发表于 2025-6-26 08:28:35

SS-ADC是啥结构？比较器仿真无非动态和静态两种场景，每太看懂那个比较器的仿真想说明啥？常见的比较器很多，多级AutoZero，电流锁存等等，很多资料都有介绍。用放大器做比较，就看动态性能跟不跟得上

2让人vaw · 发表于 2025-6-26 14:48:38

demon111 发表于 2025-6-26 08:28
SS-ADC是啥结构？比较器仿真无非动态和静态两种场景，每太看懂那个比较器的仿真想说明啥？常见的比较器很多 ...

你好，我想问为什么设计的折叠共源共栅运放做比较器时，输出会很乱，完全没有起到比较器的作用，需要怎么改进这个呢？

demon111 · 发表于 2025-6-27 08:23:50

2让人vaw 发表于 2025-6-26 14:48
你好，我想问为什么设计的折叠共源共栅运放做比较器时，输出会很乱，完全没有起到比较器的作用，需要怎么 ...

输出会乱是指什么？精度和速度，都仿真看一下

2让人vaw · 发表于 2025-6-27 15:22:52

demon111 发表于 2025-6-27 08:23
输出会乱是指什么？精度和速度，都仿真看一下

就是我发的最后一张图，这个运放是按比较器接的，应该输出高低电平吧？但是输出没有逻辑，看不懂

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