OCC mismatch

蕾兹曼

各位大佬，SOC中有部分cell不需要做OCC。这部分cell的clk由于autofix跟scan clk做了mux。


ref_clk是scan clk
现在跑ac pattern前仿的时候报出了mismatch，都是这些不做occ的cell。
我是不是要在capture阶段想办法关闭这些cell的clk？还是tmax有办法声明时钟的相位关系？

蕾兹曼

修改网表，让clk 和se与了给cell，然后就没报错了。那把ref clk换成独立clk是不是就好多了？

badegg3

就是有做high speed testing ，有的不做呗，对吧？

蕾兹曼

badegg3 发表于 2025-6-10 16:57
就是有做high speed testing ，有的不做呗，对吧？

是的

badegg3

蕾兹曼 发表于 2025-6-11 09:05
是的

这种混合方式，你有查过文档吗？实际你想一部分用stuckat测，一部分用high speed testing？

蕾兹曼

badegg3 发表于 2025-6-10 16:57
就是有做high speed testing ，有的不做呗，对吧？

目前通过将pll的ref_clk独立出来，不用scan_clk，PASS了，

想问一下有没有用san_clk作为pll参考时钟的方法？set_dft_signal -type ScanEnable -usage ClockGating可以吗？若是可以的话是不是还要指定clk_gate的元素？

蕾兹曼

badegg3 发表于 2025-6-11 11:12
这种混合方式，你有查过文档吗？实际你想一部分用stuckat测，一部分用high speed testing？
...

也不是混合，我想的是stuck-at和at-speed分开测，现在貌似是只测stuck-at的cell对at-speed造成了串扰。（这部分TMAX drc有报，但是被我忽略了

badegg3

蕾兹曼 发表于 2025-6-11 11:15
也不是混合，我想的是stuck-at和at-speed分开测，现在貌似是只测stuck-at的cell对at-speed造成了串扰。（ ...

你只测stuck-at， 可以全部都测，干嘛只测试一部分

蕾兹曼

badegg3 发表于 2025-6-11 12:46
你只测stuck-at， 可以全部都测，干嘛只测试一部分

现在是测at-speed，但是不需要at-speed的cell对at-speed造成了干扰。

原因就是将scan_clk设置成了oscillator，并且没有对不需要at-speed的cell的时钟进行门控处理。
stuck-at是全部都测的

蕾兹曼

蕾兹曼 发表于 2025-6-11 13:21
现在是测at-speed，但是不需要at-speed的cell对at-speed造成了干扰。

原因就是将scan_clk设置成了oscill ...

如果只是&上pll bypass，由于这些只做stuck-at的cell和那些at-speed的cell还在一条链上，所以在shift阶段的激励无法传递到at-speed的cell上
所以应该是scan_clk&(pll_bypass|scan_en)