LDO软启动问题

长江头TM · 发表于 2025-5-13 21:54:43

本帖最后由长江头TM 于 2025-5-13 22:02 编辑

用论文里面的结构搭了一个LDO，片外电容1uF，最大负载电流50mA。
软启动的原理就是小电流对大电容充电，第3肢的差分输入PMOS用来选择VREMP和VREF的最小值。论文贴在这里：A Compact Fully-Integrated Extremum-Selector-Based Soft-Start Circuit for Voltage Regulators in Bulk CMOS Technologies，

eetop.cn_2010_A Current-Limiter-Based Soft-Start Scheme for Linear and Low-Dropo.pdf (197.5 KB, 下载次数: 22 ) 我没有加原论文中的避免mos电容非线性的电路，也没有加使能信号，但是这应该不是主要问题。
正常来说输入信号Vin+（net2）应该一直跟随VRMP信号，但是仿真结果显示中间一段时间内Vin+突然大于了VRMP，使得功率管栅极电压突降，造成了浪涌电流（功率管源端电流），关于为什么VIN+突然变大我百思不得其解。
关于电路的几点说明：
1. 仿真是BGR，电流基准源和LDO的级联仿真，都是3.3V供电，启动顺序是BGR先生成VREF（内部用的是自偏置的运放），然后电流基准电路利用这个VREF生成偏置电流提供给LDO，最后LDO启动。
2. 目前没有加使能信号。
问题：
1. 为什么运放的正负输入会在那段时间内突然不跟随了呢？或者有没有debug思路呢？
2. 使能信号是必要的吗？加使能信号的思路是什么？比如加在电流镜上。有一种观点是使能信号和电源电压一致，一起给，但这样似乎不能得到一个低电平有效的使能信号。
屏幕截图 2025-05-13 214608.png

长江头TM · 发表于 2025-5-13 21:56:06

楼主之前也用过这个结构，当时并没有遇到这种问题，百思不得其解

xuwenwei · 发表于 2025-5-14 13:48:34

跟随的前提是你的运放是正常工作的，你可以看看3.3V上电过程中，你的运放尾电流有没有

长江头TM · 发表于 2025-5-14 15:43:26

xuwenwei 发表于 2025-5-14 13:48
跟随的前提是你的运放是正常工作的，你可以看看3.3V上电过程中，你的运放尾电流有没有 ...

感谢回复，我试了直接用idc给偏置电流，上电过程中运放始终有稳定的电流，但是正负输入端依然有不跟随的情况。

xuwenwei · 发表于 2025-5-14 16:05:26

本帖最后由 xuwenwei 于 2025-5-14 16:10 编辑

你再看一下吧，vref快速向上抬升的过程中，必然导致差分对管左侧电流降低，导致输出抬高的，这个阶段其实不用在意吧，而且正常都是vref稳定了才会使能这个LDO的
另外，不是给个稳定的电流源就可以的，你要看那个时刻的尾电流是多少的，看你的仿真结果，verf都1.6，而电源大概在2V，尾电流源管子的vds很难保证饱和区

长江头TM · 发表于 2025-5-14 21:09:51

xuwenwei 发表于 2025-5-14 16:05
你再看一下吧，vref快速向上抬升的过程中，必然导致差分对管左侧电流降低，导致输出抬高的，这个阶段其实不 ...

您说的对，BGR的上电确实有问题，BGR的正常输出是900mV，不应该在快上电的时候出现1.6V这么大的过冲，我去检查一下带隙

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