为什么电阻分压得到参考电压trans会变化

王呈

trans仿真：用strongARM latch做的一个比较器，正端Vinp1使用电阻分压得到参考电压，时钟上升沿的时候，这个参考电压有一个比较大的、往低电压方向的（从稳定时的1.135到900mv）的瞬态波动，同时电阻上电流也有几百uA的波动。这个波动导致比较器输出错误。
电阻分压后接的是栅极，是高阻，除了VDD到GND的通路应该不存在其他电流路径，而且观察了栅极漏电流只有80几fA。
也不是寄生电容导致时钟馈通（否则应该在时钟上升沿跟着向更高电压），而且修改输入对管M7/M8的尺寸也不管用（如果是寄生电容的话应该会跟尺寸有关系），所以感觉非常非常奇怪，现在就想知道导致电阻提供的参考电压变化的原因是什么？有没有什么排除问题的方法？

JauneLeo

你可以试一下用更小的电阻来分压

暖阳

冒昧问一下为啥你的上升沿需要这么快啊，因为我之前做瞬态仿真的时候感觉可能太快需要考虑到寄生电感的效应了

2369240110

kickback，要用功耗折中

王呈

JauneLeo 发表于 2025-5-9 10:01
你可以试一下用更小的电阻来分压

这样分压确实好一点，Vinp1波动小了，但是观察时钟上升沿栅极还是存在大约30uA的瞬态漏电流（电阻小了所以电压波动小了，瞬态漏电流没变），很奇怪这个电流哪里来的

王呈

暖阳 发表于 2025-5-9 10:03
冒昧问一下为啥你的上升沿需要这么快啊，因为我之前做瞬态仿真的时候感觉可能太快需要考虑到寄生电感的效应 ...

只是看看能做到多快。但是前仿也看不出寄生电感的效应吧？你是指增加理想ind试一试吗？

王呈

2369240110 发表于 2025-5-9 11:01
kickback，要用功耗折中

谢谢，能具体说说哪里到哪里的kickbacck吗？
如何用功耗折中，将M0尺寸增大吗？

试了一下将M0尺寸增大，栅极瞬态的漏电流反而更大了。

ICxer

由于时钟拉高，导致尾电流管导通，D端电压降低，当你的Latch起作用的时候，通过Cgs耦合过去的

王呈

ICxer 发表于 2025-5-9 17:58
由于时钟拉高，导致尾电流管导通，D端电压降低，当你的Latch起作用的时候，通过Cgs耦合过去的
...

你说的是哪个管子Cgs？如果是M1/M2的Cgs也耦合不到Vinp吧，如果是先通过M1的Cgs再通过M8的Vgd耦合到Vinp那路径也太长了，这种间接的影响不会这么大

而且就算是这样耦合过去，能解释栅电压的瞬态变化，也没法解释栅端泄露电流的变化（见第#5层）。

王呈

已解决，确实是回踢噪声的影响。
参考：[1]Behzad Razavi，The strongARM Latch
[2]Kickback Noise Reduction Techniques for CMOS Latched Comparators
Pedro M. Figueiredo, Member, IEEE, and João C. Vital, Member, IEEE