版图求助，台积电65nm的工艺LVS的错误不知道怎么弄了求解答

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有些懒的二虎 发表于 2025-4-17 15:10
你先把电源地接上，不然LVS不给你跑

引线之后，这个是接上了吗

                               
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yuxidaliumang 发表于 2025-4-17 17:55
对应层次的label只能打在对应层次的金属上

非常感谢我好像就是电源和地没有引出来，引出来之后就是这样，不知道有没有连接成功

                               
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yuxidaliumang 发表于 2025-4-17 17:55
对应层次的label只能打在对应层次的金属上

                               
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有些懒的二虎 发表于 2025-4-17 15:10
你先把电源地接上，不然LVS不给你跑

                               
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yuxidaliumang

!!!8 发表于 2025-4-17 18:01
非常感谢我好像就是电源和地没有引出来，引出来之后就是这样，不知道有没有连接成功

那剩下的就是找线哪里还没接上了，看下面的图你的nwell和psub都没有电位，那应该是衬底没接对，要不你还是发版图上来吧，现在这样别人只能猜

有些懒的二虎

!!!8 发表于 2025-4-17 18:06

建议你先去看incorrect net的连线错误，
然后你截图的这个ERC说的是你的PSUB衬底没接到地的电位，悬空了，检查一下是不是哪个Guardring没连上地。

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有些懒的二虎 发表于 2025-4-18 09:56
建议你先去看incorrect net的连线错误，
然后你截图的这个ERC说的是你的PSUB衬底没接到地的电位，悬空了 ...

我这个是打的一个大的体包围环

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yuxidaliumang 发表于 2025-4-18 09:49
那剩下的就是找线哪里还没接上了，看下面的图你的nwell和psub都没有电位，那应该是衬底没接对，要不你还是 ...

                               
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