ADC bootstrap栅压自举开关精度

汪不了拉扎维

各位前辈们好，最近在做栅压自举开关，目标tsmc 180工艺做到18bit,目前开关做了快一周都只有14bit（59/128*fs的输入信号 采样时钟1M，128个点fft，负载电容16pf)，想问一下，怎么能做到18bit以上啊，就是最传统的自举结构，如果要做到18bit以上，bt电容需要取很大吗？并且目前我一直发现有个小问题，就是开关的Vgs会随着vin有小幅度的变化，就可能4.68V-4.74V这种范围内，这种影响大吗，如果影响很大，可能是哪些问题？目前M11已经取得足够大，Cs大概6pf，M2和M1也取得比较大，应该不存在Cs没办法充到两端VDD压差的情况，尝试增大Cs并且同步增大M2和M1，精度基本不变，现在不知道该怎么调节了，希望得到各位前辈的指导，谢谢大家

                               
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jx2016

增加采样点数试试

汪不了拉扎维

jx2016 发表于 2025-3-23 13:45
增加采样点数试试

你好 我尝试过256的没什么变化有效位数（我是把仿真时间拉大足够采样256次 输入信号改成127/256*fs这种 然后fft设置改成256个点 应该没问题把吧？）

ly143

                               
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Vin和M10之间先加个理想Buffer 试试 ，采样时会有干扰从M10来隔离一下

ly143

ly143 发表于 2025-3-24 09:39
Vin和M10之间先加个理想Buffer 试试 ，采样时会有干扰从M10来隔离一下

还有建议使用差分仿真，可以消除偶次谐波

汪不了拉扎维

ly143 发表于 2025-3-24 10:19
还有建议使用差分仿真，可以消除偶次谐波

对的 差分会提升一个bit左右 谢谢

汪不了拉扎维

ly143 发表于 2025-3-24 09:39
Vin和M10之间先加个理想Buffer 试试 ，采样时会有干扰从M10来隔离一下

好嘞 我稍后取去试一下 另外前辈请教一下 就是我boot电容上的电压在保持相位两端压差是5V，但是一旦开始采样，电容两端实际压差波动很大，就可能5V掉到3.8这种，有些点又可以上升到4.6V，导致加在开关上的Vgs变换很大

ly143

汪不了拉扎维 发表于 2025-3-24 11:10
好嘞 我稍后取去试一下 另外前辈请教一下 就是我boot电容上的电压在保持相位两端压差是5V，但是一旦开始 ...

看看采样管的 Vgs 是高电平波动还是低电平波动  正常应该VGS高电平是恒定值（微小波动）  低电平随Vin变化，一般是负电压