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[求助] verilog导入cadence生成电路

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发表于 6 天前 | 显示全部楼层 |阅读模式

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如题,请问大家verilog怎么导入cadence生成电路呢,感谢
发表于 6 天前 | 显示全部楼层
calibre v2lvs把.v变成网表(需要是门级网表,RTL是不行的),然后网表通过cadence做import。详细步骤见我博客:https://www.cnblogs.com/sasasatori/p/17419517.html
发表于 6 天前 | 显示全部楼层
前辈也没解决问题吧
发表于 6 天前 | 显示全部楼层
Virtuoso CIW->File-Import->Verilog In
发表于 5 天前 | 显示全部楼层
四楼正解
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