最近比较热的manus.ai，一个复杂的定时器设计

mipsgreen

虽然manus的各种传言都有，这里不做任何评论。只是给大家展示下它作为agent的能力。

下面是整个过程的回放，最终的zip文件可以下载，安装iverilog就可以直接make
根据manus的运行日志，需要iverlog的版本 >11.0

Design TMR1 Timer in Verilog and Testbench - Manus

大概结束下manus的过程：

我是让它设计一个高级定时器，兼容stm32f0x1的tmr1
拿到任务后，manus开始搜stm32f0x1的reference manual
然后研究tmr1,  理出一个design spec
然后开始规划设计步骤
设计完成后，安装iverilog， 跑仿真
出现make未安装，以及一个verilog语法错误，都自行fix掉了。
最后跑通仿真，打包文件。

看了下设计文件， 基本的框架/功能都有；
省略了一些重复的代码块，给了说明
部分功能没实现（dead delay)，这个应该需要特别约束；
vcd文件没有产生，因为没有让它检查vcd， 所以bench里面没加dump的语句；

之后更新prompt试了下，缺少的东西也可以进一步补充完整。

总结：
类似的测试，用cline+claude sonnet 3.7，deepseek-r1, grok3也都跑过，
cline+claude的结果也比较理想，但跑通整个设计，消耗了大几个dollar的token
同样的prompt, grok3的比deepseek-r1的结果更好一些， 感觉是grok3在获取参考数据上更牛一些。
单独使用deepseek/grok/claude, 都需要特别设计的提示词，不然效果不会太好。
这就是manus这种agent的优势， 可以自行研究规划，一般的提示词也可以出较好的结果。

输出的结果，基本是不能直接用的，要仔细检查。
好的是它可以产生详细的文档和注释， 作为一个启动框架非常有价值。

展望：
目前的这些模型，都是没有针对数字设计领域做微调的，如果做了特别微调，结果一定更出色。
按照目前的速度发展下去，提高生产力肯定的啦：）

stm32_tmr1_project.tar.gz (12.23 KB, 下载次数: 9 )

3 小时前 上传

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churchmice

只能说是garbage in, garbage out
随便一看就好多错误啊，比如TIM1_CCR1这个变量在不同的block里面被赋值
这东西吧，如果生成的东西你还要微调还好，关键你还得看懂了再去改
HLS都比这东西有前途

tracy6969

interesting

mipsgreen

不可综合的问题，如果不在prompt里面强调，目前所有的模型，都会出现multi drive的问题；
而且也会出现在模块里面定义临时变量的语法错误...
以上两个问题你只要告诉模型，它都很快就fix掉
这也说明， 这些模型并没有在数字设计这个领域做强化训练。

但在软件工程上（python, js, go）这些语言上， 大部分模型都有做强化，目前可用度非常高。

对于数字设计，本质上也没什么区别，也就是规则和逻辑。
之所以目前表现差， 原因也非常明显：
芯片设计是相对没那么open的行业，与纯计算机软件相比，工程师相对较少，
也就是互联网上基本上没有开源的优秀的设计可供训练。
而Python/js这些， 大部分优秀的framwork都是开源的，也有大量非常优秀的开源项目，教程资料。
因此，大部分模型基本上不会去做和数字设计相关的强化(verilog, timing, verification, synthesizable)
至于各种接口协议, 算法这些，也更不会针对性的强化学习。

这是行业特性，没那么快跟上。 但肯定那些大的eda厂商在搞这个。