Sar adc采样开关时钟馈通求助

LWang050327 · 发表于 2025-3-5 09:04:03

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小弟最近在做8bit 同步Sar adc

在栅压自举开关这里遇到了点问题：
1.采样时钟下降沿时，由于时钟馈通，导致应该保持着的电压下降了7mV左右，即使在输出端加一个相不交叠的时钟的dummy管，也有4mV左右的压降，请问这个该怎么解决

2.在保持相位下，将该信号接到比较器正输入端，会出现下面的情况，初步推断是比较器中的比较时钟导致（栅源电容将快速变化的开关信号馈通到输入端），有没有人能分析一下产生的原因，以及解决的办法

jaydenwu · 发表于 2025-3-5 09:28:45

可以检查下开关切换时候，电荷的分配，以及开关的导通情况，漏电可能就是开关稍微关不断就会出现，检查下衬底的接法，可以考虑采用两个电容的自举结构

徐徐徐阳臻 · 发表于 2025-3-5 09:30:54

我记得可以在开关左右两侧都加一个dummy管减少时钟馈通吧

LWang050327 · 发表于 2025-3-5 09:59:19

徐徐徐阳臻发表于 2025-3-5 09:30
我记得可以在开关左右两侧都加一个dummy管减少时钟馈通吧

你好，我在开关左右两侧都接了dummy管后，仍有较为明显的时钟馈通现象，有3.7mV左右的压降

徐徐徐阳臻 · 发表于 2025-3-5 10:40:25

这我具体就不知道了，我之前是开关会对前级电路干扰，我用源随做了一个buffer可以将时钟馈通隔离到后级而不影响前级，但是SAR ad里面我不知道咋办了。

tangyaoyun · 发表于 2025-3-5 11:30:55

具体是哪个管子产生的时钟馈通？

LWang050327 · 发表于 2025-3-5 12:29:07

tangyaoyun 发表于 2025-3-5 11:30
具体是哪个管子产生的时钟馈通？

您好，是我图中的M21管

tangyaoyun · 发表于 2025-3-5 18:07:01

LWang050327 发表于 2025-3-5 12:29
您好，是我图中的M21管

时钟馈通是没办法完全解决的，开关关闭的时候有电压降很正常，关键看是否影响你的应用，另外我发现clk_compare 关闭的时候电压也在降，你的clk_cmopare是CLK吗？输出端加个小电容试试。

米先生 · 发表于 2025-3-5 18:17:33

尺寸小一点。

LWang050327 · 发表于 2025-3-5 20:23:24

尺寸减小确实有用，谢谢各位大佬们

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